本文針對高速BGA封裝與PCB差分互連結(jié)構(gòu)進行設(shè)計與優(yōu)化，著重分析封裝與PCB互連區(qū)域差分布線方式、信號布局方式、信號孔/地孔比、布線層與過孔殘樁這四個方面對高速差分信號傳輸性能和串擾的具體影響。 利用全波電磁場仿真軟件CST建立3D仿真模型，通過時頻域仿真驗證了所述的優(yōu)化方法能夠有效改善高速差分信號傳輸性能，減小信號間串擾，實現(xiàn)更好的信號隔離。

近年來，球柵陣列（BGA）封裝因體積小、引腳多、信號完整性和散熱性能佳等優(yōu)點而成為高速IC廣泛采用的封裝類型。 為了適應(yīng)高速信號傳輸，芯片多采用差分信號傳輸方式。隨著芯片I/O引腳數(shù)量越來越多，BGA焊點間距越來越小，由焊點、過孔以及印制線構(gòu)成的差分互連結(jié)構(gòu)所產(chǎn)生的寄生效應(yīng)將導(dǎo)致衰減、串擾等一系列信號完整性問題，這對高速互連設(shè)計提出了嚴峻挑戰(zhàn)。 目前國內(nèi)外學(xué)者對于板級信號完整性問題的研究仍多集中于水平傳輸線或者單個過孔的建模與仿真，頻率大多在20GHz以內(nèi)。對于包括過孔、傳輸線的差分互連結(jié)構(gòu)的傳輸性能以及耦合問題研究較少。并沒有多少技術(shù)去減少封裝與PCB互連區(qū)域垂直過孔間的串擾。

一、物理模型

差分互連結(jié)構(gòu)

在高速信號傳輸中，差分信號因具有減小軌道塌陷和電磁干擾、提高增益、消除共模噪聲和開關(guān)噪聲干擾等優(yōu)點而被廣泛使用。高速差分信號通過IC封裝到達PCB板各層進行傳播，為了實現(xiàn)BGA封裝基板與PCB各層的電氣連接，由水平差分線和垂直差分過孔共同構(gòu)成了差分互連結(jié)構(gòu)，如圖1所示。

圖1：BGA封裝與PCB板垂直互連結(jié)構(gòu)

仿真環(huán)境及參數(shù)設(shè)置

本文采用的仿真環(huán)境為全波電磁場仿真軟件CST微波工作室，集時頻域算法為一體，含多個全波及高頻算法，可仿真任意結(jié)構(gòu)、任意材料下的S參數(shù)，并可以與電路設(shè)計軟件聯(lián)合仿真。

幾種優(yōu)化方案均由CST微波工作室建立三維物理模型。PCB的層疊結(jié)構(gòu)如圖2所示，PCB板共12層，第1，3，5，8，10，12層為信號層（走線層），第2，4，6，7，9，11層為電源或地層。板厚為97.6mil，板材介電常數(shù)3.8，損耗正切0.012。 0.8mm間距BGA扇出過孔間距為31.4mil，過孔孔徑8mil，線寬/線距5mil，差分走線在第10層。

圖2：PCB板層疊結(jié)構(gòu)剖面圖

二、優(yōu)化與設(shè)計

從四個方面進行設(shè)計優(yōu)化，以改善高速差分信號的傳輸性能及信號間串擾。這幾個方面分別為差分布線方式、信號分布方式、信號孔/地孔比、布線層選擇與過孔殘樁。CST仿真的結(jié)果以S參數(shù)的形式體現(xiàn)，仿真頻率達40GHz，在時域和頻域同時驗證所述優(yōu)化方法的有效性。

布線方式

差分信號從過孔引出時，不同的布線方式會對差分信號的傳輸特性有很大的影響。如果傳輸線不能等長等距，就會引起信號失真，產(chǎn)生共模噪聲。

如圖3所示，信號從過孔引出時分別采取三種布線方式：0°、90°轉(zhuǎn)角、45°轉(zhuǎn)角；每對差分過孔周圍有兩個隔離地孔。布線在PCB板第10層。

圖3：三種差分線引出方式

圖4是以上三種不同布線方式的插入損耗。顯然，第一種水平對稱的方式傳輸性能最好。差分信號重要的就是要等長等距，等長的目的是要確保時序的準確與對稱性，兩條傳輸線上的任何時延差或錯位，都會導(dǎo)致差分信號失真，并使部分差分信號變成共模信號，產(chǎn)生電磁干擾。 等距的目的是保持差分阻抗的一致性。45°和90°轉(zhuǎn)角在布線時都無法做到等長等距，因而會產(chǎn)生相位差和共模噪聲。

圖4：不同布線方式下差分對的插入損耗

圖5和圖6分別從頻域和時域展示了三種布線方式所產(chǎn)生的共模噪聲。不論是45°轉(zhuǎn)角還是90°轉(zhuǎn)角，產(chǎn)生的共模噪聲都比0°高得多，而45°轉(zhuǎn)角布線要略優(yōu)于90°轉(zhuǎn)角。

圖5：不同布線方式下共模噪聲頻域比較

圖6：不同布線方式下共模噪聲時域比較 根據(jù)經(jīng)驗法則，為了把錯位維持在信號上升邊10%以內(nèi)，要求兩線長度匹配至上升邊空間延伸的10%以內(nèi)。這種情況下，對走線總長度的匹配要求如下：ΔL=0.1×RT×v公式中：ΔL表示為了把錯位維持在上升邊的10%以內(nèi)，兩條走線之間的長度偏差；RT表示信號的上升邊；v表示差分信號的傳播速度。如果信號的傳播速度大致為6in/ns，上升邊為100ps，那么兩條走線的長度應(yīng)匹配至其偏差小于60mil。 由于高速信號上升時間越來越短，留給緣于走線長度偏差的錯位預(yù)算在不斷變小，使得走線長度之間的匹配顯得愈加重要。

因此在實際應(yīng)用中，應(yīng)盡量采用0°這樣水平對稱的方式布線，來達到等長等距的目的。

信號分布方式

BGA封裝管腳在扇出時通過過孔連接至PCB板其他各層。幾十對差分對同時高密度、長線并行，相鄰的傳輸線之間存在電場和磁場的作用（耦合電容/耦合電感），因而一對差分線傳輸?shù)男盘枙ο噜彽膫鬏斁€產(chǎn)生串擾。

由于BGA焊點的排列是固定的，因此焊盤和過孔的位置取決于焊點的分布。合理的BGA管腳信號布局可以改善差分對之間的串擾。圖7所示為兩種不同信號分布方式。

圖7：不同信號分布方式圖7所示的兩種布局方式分別為：3對信號橫向水平布置；3對信號正交布置。 每對信號周圍各有兩個隔離地孔。3對線中，中間為受擾線，兩邊為干擾線。根據(jù)走線將3對差分對定義成6個差分端口，D1~D3為BGA扇出端，通過觀察D4，D6端口對D2端口的遠端串擾來分析相鄰?fù)ǖ赖拇當_情況。由于兩邊對稱，只需觀察D4端口對D2端口的串擾。差分對遠端串擾比較如圖8所示。

圖8：不同信號分布方式下差分對遠端串擾比較

由圖8所示的結(jié)果可以看到，信號正交布局時，由于孔之間距離增大，孔耦合減小，從端口D4到端口D2的遠端串擾低于水平布局時的遠端串擾。 由表1可知，優(yōu)化后的遠端串擾比原設(shè)計在大于5GHz頻帶內(nèi)有5～15dB的改善。圖9從時域也驗證了正交布局的優(yōu)越性。優(yōu)化后的設(shè)計瞬態(tài)峰值噪聲比原設(shè)計降低了10mV，如表1所示。

圖9：不同信號分布方式下差分對遠端串擾時域響應(yīng)比較

表1：遠端串擾比較

信號孔/地孔數(shù)量比

由于在設(shè)計中BGA焊點的間距是固定的，一味增加信號之間的距離來降低串擾不太可能，對此簡單的方法就是在重要信號孔周圍增加地孔隔離。

以下四種方案對信號孔/地孔（S/G）比分別為1∶1、1∶2、1∶3、1∶4，信號布局方式采取上文中正交布局方式，如圖10所示。

圖10：不同S/G比信號布局

四種方案遠端串擾比較如圖11所示：S/G比為1∶2時，差分信號的遠端串擾要比1∶1時有很大改善。由表2可知，在5~30GHz頻段，S/G比1∶2比1∶1的對遠端串擾降低了8~17dB。

在重要信號孔周圍增加地孔隔離，能夠縮短地回流路徑、降低信號過孔的電感不連續(xù)性，因此可以在一定程度上改善串擾，但是很快就會飽和，S/G比1∶4與1∶3時差別已然不大，遠端串擾的改善很有限。

4種方案遠端串擾的時域仿真結(jié)果如圖12所示，可以得到與頻域同樣的分析結(jié)果。從時域結(jié)果可得到4種方案的瞬態(tài)峰值噪聲：S/G比1∶1時高達22mV，1∶2時則很快降低到6mV，1∶3和1∶4時均在1.6mV左右，相差不到0.03mV，如表2所示。

圖11：四種方案遠端串擾比較

圖12：四種方案遠端串擾時域響應(yīng)比較

表2：遠端串擾比較

由于BGA封裝引腳數(shù)量有限，并不能無上限地增加地孔數(shù)量。因而在串擾影響和引腳數(shù)量的權(quán)衡之下，20GHz以內(nèi)S/G比1∶2與1∶3區(qū)別不大，選擇1∶2即可；20GHz以上時，S/G比1∶3要明顯優(yōu)于1∶2。

布線層選擇與過孔Stub的影響

在重要信號孔周圍增加地孔隔離是降低串擾的簡單方法，但是很快就飽和了，而且這樣很難達到一個理想的屏蔽。 在封裝與PCB互連區(qū)域，高速差分對之間除了孔的耦合，線耦合也都是引起串擾的重要因素。此刻，除了考慮之前的三個方面影響，還應(yīng)分析和研究布線層以及過孔殘樁對串擾的影響。圖13的情況，三個差分對分別布在不同層，且具有不同的過孔Stub長度、信號正交布局，每對差分過孔周圍設(shè)置6個隔離地孔。圖13（a）中，3個差分對都布在PCB第10層，靠近底層。圖13（b）中兩側(cè)的干擾線從第10層移到第3層，且將長Stub背鉆59.1mil。 這樣，兩邊干擾信號與中間受擾信號之間孔耦合的垂直長度便顯著減少。圖13（c）與圖13（b）恰好相反，中間的受擾線布在第3層并且背鉆，兩邊干擾線布在第10層。圖13（d）中間受擾線布在第10層，兩邊干擾線布在第3層且保留長Stub。

圖13：差分對布線層選擇以及過孔殘樁對遠端串擾的影響 遠端串擾的頻域比較如圖14所示。與方案（a）相比，方案（b）減小了兩邊干擾信號過孔的垂直長度，孔耦合減少，而且3對差分線不在同一層，線-線之間耦合也減小了，串擾會有很大改善。 由表3可知，在5~30GHz頻帶內(nèi)，方案（b）比方案（a）遠端串擾改善了4~12dB。方案（c）與（b）的區(qū)別在于（c）有多余的孔線耦合，（c）中受擾線放在第3層且背鉆，干擾線放在第10層，雖然孔耦合也可以減小，但是兩邊長長的干擾信號孔會對中間差分線產(chǎn)生線干擾。 而方案（b）中，由于干擾信號孔背鉆，受擾信號在經(jīng)過時，并沒有長Stub對差分線的干擾。由此，方案（b）的串擾是最小的。如果沒有背鉆，如方案（d），那么雖然三對信號差分線不在同一層，但長長的Stub不僅會影響阻抗的連續(xù)性，使自身差分信號產(chǎn)生諧振，還會增大相鄰差分信號之間的串擾，甚至還不如方案（a）將信號都布置在靠近底層。

圖14：四種方案遠端串擾比較 從時域仿真結(jié)果中可以得到與頻域同樣的分析結(jié)果，如圖15所示。由表3可知四種方案的瞬態(tài)峰值噪聲，其中方案（b）最小，方案（d）最大。因此，在今后的設(shè)計中，為避免過孔長Stub對信號的干擾，差分線應(yīng)盡量靠近PCB板底層布線，多走內(nèi)部帶狀線。 多對并行的差分信號可分別布置在不同信號層以降低串擾，但要注意布在淺層的信號過孔一定要背鉆。

圖15：四種方案遠端串擾時域響應(yīng)比較

表3：遠端串擾比較

三、實驗結(jié)果比較與分析

通過對以上仿真結(jié)果進行比較與分析，可以得到如下設(shè)計和優(yōu)化建議：

差分信號從過孔引出時，為滿足等長等距的要求，應(yīng)盡量采用水平對稱的布線方式，以實現(xiàn)高傳輸性能和低共模噪聲。如果布線時無法做到的水平對稱，那么45°轉(zhuǎn)角布線要優(yōu)于90°轉(zhuǎn)角布線。

BGA封裝信號引腳布局采用正交方式，可充分降低差分對之間串擾的影響。與水平布局相比，正交布局在5~30GHz頻帶內(nèi)的串擾有5～15dB的改善。

在重要信號孔周圍增加地孔隔離，可以在一定程度上改善串擾，但是很快就會飽和。由仿真結(jié)果可知：20GHz以內(nèi)給每一對信號孔周圍布置4個地孔，就可以很好的降低差分信號間的串擾，滿足信號完整性要求。20GHz以上時，可在某些高速信號周圍布置6個隔離地孔，以改善信號之間的串擾。

在選擇布線層時，為避免過孔長Stub對信號的干擾，差分線應(yīng)盡量靠近PCB板底層布線，走內(nèi)部帶狀線。如果很多對差分對并行傳輸，幾對差分信號可分別布置在不同信號層以降低串擾，但要注意布在淺層的差分信號過孔一定要背鉆。

四、結(jié)論

本文通過對高速BGA封裝與PCB差分互連結(jié)構(gòu)的優(yōu)化設(shè)計，利用CST全波電磁場仿真軟件進行3D建模，分別研究了差分布線方式、信號布局方式、信號孔/地孔比、布線層與過孔殘樁這四個方面對高速差分信號傳輸性能和串擾的具體影響。

時頻域仿真結(jié)果表明，所述優(yōu)化方法能夠有效改善高速差分信號傳輸性能，減小差分信號間串擾，實現(xiàn)更好的信號隔離。 本文為保證高速信號傳輸系統(tǒng)的信號完整性提供了重要依據(jù)，對于高速PCB設(shè)計具有一定的指導(dǎo)意義。 本文轉(zhuǎn)載自：EDA365電子論壇

原文標題：深度分析：BGA封裝與PCB差分互連結(jié)構(gòu)的設(shè)計與優(yōu)化

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