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      為56G/112G SerDes選擇XO/VCXO時鐘參考時的設(shè)計考量

      Silicon Labs ? 來源：SiliconLabs ? 作者：SiliconLabs ? 2020-11-03 17:13 ? 次閱讀
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      Silicon Labs（亦稱“芯科科技”）近日推出“Clock Talk”時鐘線上系列研討會的第二場隨選即播中文演講主題“為56G/112GSerDes選擇XO/VCXO時鐘參考時的設(shè)計考量”，提供了中文及英文演說版本供用戶選擇。 為56G/112G SerDes選擇XO/VCXO時鐘參考時的設(shè)計考量

      電信、無線基礎(chǔ)設(shè)施、光學(xué)模塊、廣播視頻、醫(yī)學(xué)成像和其他工業(yè)市場的下一代參考時鐘要求大量采用FPGA、ASIC和SoC，它們使用56G 或112G SerDes 來支持更高的數(shù)據(jù)速率和帶寬功能。SerDes 帶寬增加和相關(guān)參考時鐘的RMS 相位抖動要求之間存在直接的相關(guān)性。

      隨著SerDes 速度的增加，參考時鐘所需的 RMS 相位抖動性能隨之減少。在本次網(wǎng)絡(luò)研討會上，我們概述最新一代FPGA、光學(xué)DSP、相干DSP 和網(wǎng)絡(luò)處理器的參考時鐘要求，并重點介紹Si54x Ultra Series XO 和 VCXO 產(chǎn)品家族的關(guān)鍵功能，這些功能可確保參考時鐘RMS 相位抖動性能保持在最大限度內(nèi)；從而為系統(tǒng)設(shè)計者在其系統(tǒng)抖動預(yù)算中增加了更多馀欲。

      責(zé)任編輯：lq

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      原文標(biāo)題：Clock Talk中文隨選即播新單元上線－選擇XO/VCXO時鐘參考的設(shè)計考量

      文章出處：【微信號：SiliconLabs，微信公眾號：Silicon Labs】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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