5月6日，負(fù)責(zé)制定PCle與相關(guān)標(biāo)準(zhǔn)的組織PCI-SIG正式發(fā)布PCIe 8.0 規(guī)格的 0.5 草案版本。根據(jù) 0.5 版規(guī)格，PCIe 8.0 將維持 256 GT/s 傳輸速率目標(biāo)，在 x16 配置下可提供最高 1TB/s 的雙向帶寬。

PCIe 8.0 規(guī)范的目標(biāo)，是為人工智能、數(shù)據(jù)中心、高速網(wǎng)絡(luò)、邊緣計(jì)算、量子計(jì)算等數(shù)據(jù)密集型應(yīng)用市場，提供所需的高帶寬與低時(shí)延能力。

PCIe 8.0 規(guī)范目標(biāo)已鎖定核心概念與主要機(jī)制，并涵蓋電氣、邏輯、兼容性與軟件等架構(gòu)層面，PCI-SIG 成員也能開始進(jìn)行原型開發(fā)并提交最終提案。根據(jù)規(guī)格，PCIe 0.5 版草案將維持 256 GT/s 傳輸速率、采用 PAM4 訊號(hào)技術(shù)、搭配前向錯(cuò)誤修正（FEC）、使用 Flit Mode 編碼、導(dǎo)入提升帶寬效率的協(xié)議優(yōu)化、保持向下兼容性，并采用目前正在評(píng)估中的新型連接器技術(shù)。

PCIe 8.0 規(guī)范目標(biāo)有六項(xiàng)主要內(nèi)容：

1、實(shí)現(xiàn)256.0GT/s原始比特速率，x16 通道配置下雙向帶寬最高達(dá) 1.0TB/s

2、評(píng)估新一代連接器技術(shù)

3、確保達(dá)成延遲、前向糾錯(cuò)（FEC）及可靠性指標(biāo)

4、保持與歷代 PCIe 技術(shù)向后兼容

5、通過協(xié)議優(yōu)化進(jìn)一步提升帶寬

6、采用多項(xiàng)新技術(shù)方案降低功耗

值得關(guān)注的是，PCI-SIG 持續(xù)評(píng)估新型連接器技術(shù)，意味著現(xiàn)有銅線物理層技術(shù)已逐漸逼近極。。早在 PCIe 5.0 與 PCIe 6.0 時(shí)代，訊號(hào)損耗（loss budget）、串?dāng)_（crosstalk）與反射（reflection）就已成為重大挑戰(zhàn)。而到了 PCIe 8.0 的 256 GT/s 傳輸速度后，這些問題可能進(jìn)一步惡化。

在此情況下，傳統(tǒng) PCIe 插槽與主板走線可能無法在可接受的功耗與延遲下維持良好訊號(hào)完整性，因此 PCI-SIG 可能考慮重新設(shè)計(jì) PCIe 插槽，如使用更高級(jí)材料與更嚴(yán)格公差或再次縮短電氣傳輸路徑，同時(shí)增加 redriver 數(shù)量以維持訊號(hào)質(zhì)量。

這是該規(guī)范的首個(gè)正式草案，吸納了 2025 年 9 月0.3 版本草案發(fā)布后收到的所有會(huì)員反饋意見。據(jù)悉，目前 AMD、英特爾、NVIDIA 等大型硬件廠商及 IP 與 PHY 供貨商，已開始開發(fā)早期原型設(shè)計(jì)與架構(gòu)，雖然仍需預(yù)留部分規(guī)格變動(dòng)空間，但整體規(guī)格已成熟到足以正式啟動(dòng)研發(fā)工作。

本次草案發(fā)布后，PCIe 8.0 規(guī)范仍按原計(jì)劃推進(jìn)，預(yù)計(jì)將于 2028 年正式完整版發(fā)布。