在Aries PCIe? Smart Retimer取得成功的基礎(chǔ)之上，Astera Labs以CXL? 2.0解決方案進(jìn)一步突破數(shù)據(jù)中心連接的帶寬、容量和性能瓶頸。宣布與Intel加強(qiáng)合作，為數(shù)據(jù)中心承載運(yùn)算及延遲敏感的工作負(fù)載提供保障

中國(guó)，北京 - 2021年3月11日- 智能系統(tǒng)連接解決方案的先驅(qū)Astera Labs今日宣布拓展其關(guān)注領(lǐng)域，目的是解決以數(shù)據(jù)為中心（data-centric）的應(yīng)用系統(tǒng)的性能瓶頸。全新的Aries Compute Express Link?（CXL? 2.0）Smart Retimer（PT5161LX、PT5081LX）產(chǎn)品系列是面向低時(shí)延的CXL.io連接方案，是其布局新領(lǐng)域的首款解決方案，目前正積極與戰(zhàn)略性客戶進(jìn)行樣品驗(yàn)證。

Astera Labs首席執(zhí)行官Jitendra Mohan表示：“隨著我們拓展至CXL生態(tài)系統(tǒng)，Astera Labs實(shí)現(xiàn)了再次躍進(jìn)，通過(guò)提供專用解決方案來(lái)實(shí)現(xiàn)復(fù)雜的異構(gòu)運(yùn)算與可重組的分解式系統(tǒng)拓?fù)??；谠赑CI Express?（PCIe?） 4.0和5.0互連領(lǐng)域的領(lǐng)先地位，Astera Labs的Aries CXL Smart Retimer產(chǎn)品提供了實(shí)現(xiàn)全新的工作負(fù)載優(yōu)化平臺(tái)的無(wú)縫通道?！?/p>

急速增加的數(shù)據(jù)以及人工智能和機(jī)器學(xué)習(xí)等特定工作負(fù)載的主流化，都要求專用加速器與通用CPU在相同的主板或機(jī)架內(nèi)協(xié)同工作，同時(shí)共享內(nèi)存空間。CXL 2.0互連對(duì)實(shí)現(xiàn)此類緩存一致性的系統(tǒng)拓?fù)渲陵P(guān)重要。

Astera Labs創(chuàng)始投資人Avigdor Willenz表示：“如同我們先前投資的Annapurna Labs與Habana Labs一樣，Astera Labs正以專用解決方案的先驅(qū)姿態(tài)邁步前行。我相信Astera Labs最新的CXL與PCIe連接解決方案，對(duì)于在云端實(shí)現(xiàn)人工智能的全部潛力至關(guān)重要?！?/p>

CXL聯(lián)盟總裁Barry McAuliffe表示：“做為CXL聯(lián)盟的早期成員，Astera Labs積極貢獻(xiàn)其在連接方面的專業(yè)知識(shí)，推動(dòng)CXL標(biāo)準(zhǔn)的發(fā)展。很高興看到其首款CXL芯片產(chǎn)品上市，支持快速成長(zhǎng)的CXL生態(tài)系統(tǒng)?！?/p>

與Intel成功且持續(xù)擴(kuò)大的合作，使得數(shù)據(jù)中心承載運(yùn)算及延遲敏感的工作負(fù)載成為可能

Astera Labs同時(shí)宣布在Aries Smart Retimer產(chǎn)品系列提供全新的低延遲模式（Low Latency Mode），可與Intel Xeon Scalable處理器進(jìn)行PCIe連接。此項(xiàng)進(jìn)展是與Intel公司密切合作的成果，可進(jìn)一步將PCIe鏈路時(shí)延降低至10ns以下，并提升以數(shù)據(jù)為中心的工作負(fù)載性能。Astera Labs是首家與Intel Xeon Scalable處理器（代號(hào)Sapphire Rapids）在PCIe 5.0接口上實(shí)現(xiàn)強(qiáng)壯互連的廠商。

此外，Astera Labs發(fā)布其Equinox產(chǎn)品，它是適用于PCIe/CXL應(yīng)用的新型即插即用Smart Retimer Add-in-Card。與Intel公司合作開(kāi)發(fā)的Equinox卡和相關(guān)專用固件可簡(jiǎn)化采用Intel最新Xeon Scalable處理器開(kāi)發(fā)PCIe 5.0系統(tǒng)。這展現(xiàn)了Astera Labs的一種轉(zhuǎn)變，即通過(guò)其提供易用的即插即用板卡，迅速實(shí)現(xiàn)復(fù)雜的系統(tǒng)拓?fù)洹?/p>

Intel公司企業(yè)副總裁兼數(shù)據(jù)中心工程與架構(gòu)部門(mén)總經(jīng)理Zane Ball表示：“PCIe Gen5和CXL是目前乃至未來(lái)在異構(gòu)運(yùn)算工作負(fù)載和數(shù)據(jù)中心架構(gòu)的基礎(chǔ)技術(shù)。我們正與Astera Labs等生態(tài)系統(tǒng)領(lǐng)導(dǎo)者合作，為即將發(fā)布的Intel Xeon Scalable平臺(tái)（代號(hào)Sapphire Rapids）及其他平臺(tái)大幅降低PCIe和CXL的互連延遲?！?/p>

供貨情況：

·適用于PCIe 5.0（PT5161LR、PT5081LR）和CXL（PT5161LX、PT5081LX）的Aries Smart Retimer可與戰(zhàn)略性客戶進(jìn)行樣品驗(yàn)證。

·適用于PCIe 4.0并支持低延遲模式的Aries Smart Retimer現(xiàn)已量產(chǎn)。

·適用于PCIe 5.0（EQUINOX）的Aries Smart Retimer Add-in-Card已開(kāi)放訂購(gòu)。