許多通信、儀器儀表和信號(hào)采集系統(tǒng)需要同時(shí)通過(guò)多個(gè)模數(shù)轉(zhuǎn)換器（ADC）對(duì)模擬輸入信號(hào)進(jìn)行采樣。由于這些輸入信號(hào)各自有不同的延遲，所以必須對(duì)輸入的采樣數(shù)據(jù)做同步處理。為滿(mǎn)足低電壓數(shù)字信號(hào)（LVDS）和并行輸出ADC的需要，延遲不一致的問(wèn)題對(duì)系統(tǒng)設(shè)計(jì)人員而言歷來(lái)是一個(gè)難題。

JESD204B提供了一個(gè)方法通過(guò)一個(gè)或多個(gè)差分信號(hào)發(fā)送高速串行數(shù)據(jù)，比如發(fā)送ADC的輸出。JESD204B規(guī)范本身具有實(shí)現(xiàn)通道間粗調(diào)對(duì)齊的功能。數(shù)據(jù)分割為幀，并持續(xù)發(fā)送至接收器。通過(guò)使用系統(tǒng)參考事件信號(hào)（SYSREF），JESD204B Subclass 1接口支持多個(gè)串行通道鏈路或多個(gè)ADC的數(shù)據(jù)對(duì)齊至SYSREF，以便同步發(fā)射器和接收器的內(nèi)部幀時(shí)鐘。

這使得采用JESD204B鏈路的設(shè)備具有確定延遲。但是，為了讓采樣同步達(dá)到徹底的時(shí)序收斂，仍然有許多挑戰(zhàn)等待系統(tǒng)設(shè)計(jì)人員去解決，如PCB布局考慮、時(shí)鐘匹配和產(chǎn)生SYSREF以滿(mǎn)足時(shí)序、SYSREF的周期性以及數(shù)字FIFO延遲的要求。

設(shè)計(jì)師必須決定設(shè)備時(shí)鐘和SYSREF信號(hào)如何生成、以及如何在系統(tǒng)中分配。理想狀態(tài)下，設(shè)備時(shí)鐘和SYSREF應(yīng)具有相同的擺幅和電平偏移以防止在器件引腳端引入固有的時(shí)延。SYSREF既可作為系統(tǒng)啟動(dòng)時(shí)候所需的單次觸發(fā)，也可作為任意時(shí)刻需要同步時(shí)即可發(fā)生的重復(fù)信號(hào)。需要將時(shí)鐘和SYSREF信號(hào)的最大偏斜納入考慮范圍，并仔細(xì)布局PCB，以滿(mǎn)足整個(gè)電路板、連接器、背板和多種元件對(duì)于建立和保持時(shí)間的要求。最后，應(yīng)將JESD204B發(fā)射器和接收器內(nèi)部的數(shù)字FIFO以及信號(hào)跨時(shí)鐘域傳輸所造成的固有時(shí)延計(jì)算在內(nèi)并在后臺(tái)數(shù)據(jù)處理中消除。

系統(tǒng)時(shí)鐘可由晶振、VCO和時(shí)鐘發(fā)生或時(shí)鐘分配芯片產(chǎn)生。雖然特定的系統(tǒng)性能將決定對(duì)時(shí)鐘的需求，但必須使用多個(gè)同步ADC來(lái)產(chǎn)生與輸入時(shí)鐘源同步的SYSREF信號(hào)。這使得時(shí)鐘源的 選擇成為重要的考慮因素，因?yàn)橐軌蛲ㄟ^(guò)已知時(shí)鐘邊沿在特定的時(shí)間點(diǎn)上鎖存這一系統(tǒng)參考事件。若SYSREF信號(hào)和時(shí)鐘未鎖相，則無(wú)法達(dá)到這樣的效果。

可使用FPGA為系統(tǒng)提供SYSREF事件。然而，除非FPGA也同步至發(fā)送到ADC的主時(shí)鐘，否則FPGA發(fā)出的SYSREF信號(hào)很難跟主時(shí)鐘對(duì)齊相位。另一種方法是由時(shí)鐘發(fā)生或時(shí)鐘分配芯片提供 SYSREF信號(hào)，可通過(guò)發(fā)送至整個(gè)系統(tǒng)的信號(hào)相位同步至多個(gè)時(shí)鐘。采用此種方法，則SYSREF時(shí)間根據(jù)系統(tǒng)需要，既可以是啟動(dòng)時(shí)的一次性事件，也可以是重復(fù)信號(hào)。

只要確定性延遲在整個(gè)系統(tǒng)的ADC和FPGA內(nèi)保持恒定，則可能并不需要額外的SYSREF脈沖，除非為了幫助產(chǎn)生特定的系統(tǒng)數(shù)據(jù)。因此，用于時(shí)鐘對(duì)齊的周期性SYSREF脈沖可忽略或過(guò)濾掉，直到同步丟失。可只標(biāo)識(shí)SYSREF發(fā)生過(guò)，但不重置JESD204B鏈路。

為了初始化ADC通道確定的起始點(diǎn)，系統(tǒng)工程師必須要能滿(mǎn)足所有分布在系統(tǒng)中的SYSREF的時(shí)序要求。這意味著必須滿(mǎn)足和時(shí)鐘相關(guān)的建立和保持時(shí)間。只要能夠滿(mǎn)足到達(dá)第一個(gè)所需 時(shí)鐘的建立時(shí)間要求，使用跨越多個(gè)時(shí)鐘周期、相對(duì)較長(zhǎng)的SYSREF脈沖可用于滿(mǎn)足保持時(shí)間的需要。必須格外注意PCB的布局，保證系統(tǒng)中時(shí)鐘和SYSREF布線長(zhǎng)度匹配，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結(jié)果的最困難的部分。隨著ADC編碼時(shí)鐘速率的增加以及多電路板系統(tǒng)越發(fā)復(fù)雜，這一過(guò)程還將變得更困難。

系統(tǒng)工程師必須確定知道每個(gè)器件上的在電路板元件之間以及連接器上的SYSREF至?xí)r鐘的偏斜。任何殘余的器件間數(shù)字和時(shí)鐘偏斜延遲都必須在FPGA或ASIC內(nèi)有效歸零。后臺(tái)處理可能改變ADC的采樣順序并進(jìn)行任何必要的重對(duì)齊，以便為數(shù)據(jù)的進(jìn)一步同步處理作準(zhǔn)備。在后臺(tái)FPGA或ASIC中，可通過(guò)延遲最快的數(shù)據(jù)采樣和發(fā)射器延遲，使其與最慢的數(shù)據(jù)采樣對(duì)齊，以完成器件間采樣偏斜的校正。

對(duì)于復(fù)雜的系統(tǒng)，這可能需要用到多個(gè)FPGA或ASIC，每個(gè)器件都需要了解其器件間總采樣延遲，以便用于最終的對(duì)齊。通過(guò)在JESD204B接收器中采用合適的緩沖器延遲來(lái)應(yīng)對(duì)每個(gè)特定的發(fā)射器延遲，器件間的采樣偏斜便可在整個(gè)系統(tǒng)中與已知確定值對(duì)齊。

AD9250是ADI的一款250 MSPS、14位、雙通道ADC，可在subclass1的實(shí)施中支持JESD204B接口。該子類(lèi)支持采用SYSREF事件信號(hào)的ADC采樣同步。AD9525是一款低抖動(dòng)時(shí)鐘發(fā)生器，不僅提供7個(gè)高達(dá)3.1 GHz的時(shí)鐘輸出，還可根據(jù)用戶(hù)配置同步SYSREF輸出信號(hào)。這兩款產(chǎn)品與ADI的可選扇出緩沖器產(chǎn)品組合使用，可精確同步與對(duì)齊多個(gè)發(fā)送至FPGA或ASIC處理的ADC數(shù)據(jù)。

圖1. AD9250、AD9525和FPGA示意圖。

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