基于VIVADO的PCIE IP的使用

項目簡述

上一篇內容我們已經對PCIE協(xié)議進行了粗略的講解。那么不明白具體的PCIE協(xié)議，我們就不能在FPGA中使用PCIE來進行高速數據傳輸了嗎？答案是否定的。因為Xilinx官方給我們提供了完善的PCIE IP，基于這些IP我們設置不需要知道TLP包的組包原理我們便可以把PCIE使用起來。

這篇博客我們主要把FPGA作為endpoint來進行講解，當然也對作為root port進行簡單的描述。我們使用的主要IP是XDMA，主要參考資料是米聯(lián)客。如果對IP的使用感覺到疑惑可以參考米聯(lián)客的資料。

因為手頭上硬件條件不夠，沒辦法進行下板測試，我們主要進行介紹IP的定制和Block Design的搭建。

XDMA IP的定制

為什么使用XDMA IP而不使用我們前面介紹的PCIE IP，因為前面介紹的IP需要我們自己構建TLP包，還有分散收集策略，基于該IP使用起來PCIE還是有點困難。但是XDMA就特別簡單了，他不需要FPGA設計者熟悉PCIE協(xié)議，直接將PCIE協(xié)議轉換成AXI4與AXI_Lite協(xié)議，可以直接對DDR進行操作。

XDMA內部的分散收集操作、TLP組包、DMA操作等等進行了完整的封裝。我們可以把XDMA IP看成我們經常使用的ZYNQ IP，他的BAR空間被AXI_Lite總線進行讀寫操作用于寄存器的配置，AXI總線用于大數據的傳輸直接與DDR對接。

XDMA的內部額框圖如下：

對XDMA的內部描述如下：

1、AXI4、 AXI4-Stream，必須選擇其中一個，用來數據傳輸

2、 AXI4-Lite Master，可選，用來實現(xiàn)PCIE BAR 地址到 AXI4-Lite 寄存器地址的映射，可用來讀寫用戶邏輯寄存器

3、 AXI4-Lite Slave，可選，用來將XDMA 內部寄存器開放給用戶邏輯，用戶邏輯可以通過此接口訪問 XDMA內部寄存器，不會映射到BAR

4、AXI4 Bypass 接口，可選，用來實現(xiàn)PCIE 直通用戶邏輯訪問，可用于低延遲數據傳輸

首先選擇XDMA IP如下：

雙擊點開該IP的配置：

1、該IP是作為Endpoint來進行PCIE操作的

2、IP定制的模式是高級，這樣一來可供選擇的IP定制選項就會增多

3、PCIE硬核的位置，這里我們的芯片只有一個硬核，所以這里默認即可

4、lane的個數，與開發(fā)板相對應，這里選擇2個

5、XDMA將PCIE轉換成AXI協(xié)議，這個就是AXI協(xié)議的位寬

6、該片子的高速串行接口是GTP口，支持PCIE Gen1 Gen2協(xié)議，速度分別是2.5GT/s 5GT/s，這里選擇最大速度5 GT/s

7、PCIE參考時鐘的頻率，與板子的時鐘情況有關，這里是100MHz

8、AXI總線的時鐘頻率，這里我們選擇125MHz

9、這里我們直接將PCIE協(xié)議轉換成AXI協(xié)議，而不選擇AXI Stream協(xié)議，簡化我們的操作

1、廠商ID，專屬于Xilinx的PCIE的ID，是固定的。

2、設備ID，與廠商ID一起指明數據的類型，被使用選擇PCIE上位機的軟件驅動。

3、版本ID，指明使用該PCIE IP進行設置的版本

4、子廠商ID，用來更近一步的區(qū)分Xilinx旗下的廠商

5、子系統(tǒng)ID，用來識別板卡的的ID

6、PCIE在實驗中承擔的角色，這里我們選擇默認即可

1、首先使能 PCIE to AXI Lite Master Interface ，這樣可以在主機一側通過PCIE 來訪問用戶邏輯側寄存器或者其他AXI4-Lite 總線設備

2、主機側PCIE BAR 地址與用戶邏輯側地址是不一樣的，這個設置就是進行BAR 地址到AXI 地址的轉換，比如主機一側 BAR 地址為0， IP 里面轉換設置為 0x80000000，則主機訪問 BAR 地址 0 轉換到AXI LIte 總線地址就是0x80000000，這點的理解特別重要

3、選擇64bit 使能

4、用來實現(xiàn)PCIE 直通用戶邏輯訪問，可用于低延遲數據傳輸，這里不選擇。

1、選擇消息中斷，因為下面的工程中使用了2個中斷，所以這里我們選擇2

2、引腳中斷，這里選不選擇意義不大

其余的默認設置即可。

1、2、Number of DMA Read Channel（H2C）和Number of DMA Write Channel（C2H）通道數，對于PCIE2.0 來說最大 只能選擇 2，也就是 XDMA 可以提供最多兩個獨立的寫通道和兩個獨立的讀通道，獨立的通道對于實際應用中 有很大的作用，在帶寬允許的前提前，一個PCIE 可以實現(xiàn)多種不同的傳輸功能，并且互不影響。這里我們選擇1。

其余的默認即可。

這里我們不共享任何邏輯。

經過上面的設置，我們已經定制了常規(guī)的XDMA IP，接下來講解常用的Block Design設計。

PCIE Endpoint的工程框圖

這里我們使用米聯(lián)客中的一個例子，個人認為這是上面最難的例子了，涉及到了XDMA中斷的使用。（這里只做粗略介紹，想詳細學習的還是得看米聯(lián)客官方的資料）

本例子主要講述基于 PCIE XDMA IP 實現(xiàn)的一個圖像傳輸應用，圖像的數據流控制主要用到了 VDMA IP。整個項目的框圖如下：

由上圖可以看出，圖像數據是由 PC 端產生，然后用過 XDMA 傳輸到 ZYNQ 的 DDR3（通過 HP 接口），數據再經過一個 MM2S 的 VDMA 從 ZYNQ 的 DDR（通過 HP 接口）讀出到 AXIS 接口，經過 AXIS to VIDEO 轉換到視頻時序，可以做視頻處理，之后再經過 VIDEO to AXIS 轉換到 AXIS 接口，經過 MM2S 的 VDMA 存入 DDR， XDMA再從 DDR 將圖像數據讀出到底 PC。這里面實際上包含了兩條傳輸路徑，一條是 PCIE 到視頻，一條是視頻到 PCIE，一個工程，兩個操作例子，很有參考意義。

從上面的工程我們可以學到，F(xiàn)PGA 端主要實現(xiàn)如下功能

1、 XDMA 與 DDR 數據通信

2、 VDMA 實現(xiàn)視頻數據搬運

3、 可編程 VTC（Video Timing Control）模塊，提供視頻時序功能

4、 AXIS to Video 模塊，實現(xiàn) axis 到視頻時序的轉換

5、 圖像處理模塊，用戶可自定義圖像處理功能，例程中實現(xiàn)彩色圖像的飽和度調整算法

6、 Video to AXIS 模塊，實現(xiàn)視頻時序到 AXIS 的轉換

7、 用戶邏輯寄存器模塊，可橋接到 XDMA，實現(xiàn)上位機通過 XDMA 對 FPGA 的寄存器控制

8、 讀取本地圖像生成圖像傳輸鏈表

9、 通過 VDMA 的 MM2S 中斷來從 WIN64 傳輸圖像到 FPGA DDR

10、通過 VDMA 的 S2MM 中斷來從 FPGA DDR 獲取圖像數據，這些中斷是經過XDMA傳輸到上位機

關于可以學到的XDMA部分我們已經加粗。

項目的Block Design設計圖如下：

這里主要介紹一下XDMA在上面的Block Design設計中起到的作用。

1、使用PCIE轉AXI的總線將圖像數據存儲到DDR、將DDR中的數據搬移到DDR中

2、通過AXI_Lite接口來配置兩個VDMA的IP，使其能夠正常工作起來，配置數據是PC機發(fā)送來的數據

3、通過AXI_Lite接口來配置Bram，通過這個ram來與PC機進行一定的數據交互，解決圖像斷幀的現(xiàn)象

4、通過兩個VDMA的中斷信號使得XDMA產生中斷信號，告訴PC機進行一定的處理

上面的Block Design的設計，我們只講解了XDMA的作用，至于VDMA的作用，這里不再講解，因為個人認為VDMA IP還是有點雞肋，因為需要進行配置、數據也需要上游模塊主動進行讀取寫入。這個完全可以用自定義的AXI IP來代替。

如果真把上面的流程搞明白了，那么可以熟練的實現(xiàn)FPGA開發(fā)板通過XDMA與PC機之間的通信。可以熟練掌握PCIE的使用。但是，上面的使用需要經過上位機的配合，至于上位機的書寫，我沒有掌握的太好，就不多加解釋，這個例子在米聯(lián)客的PCIE教程中有，同學們可以去學習。

PCIE IP的定制

上面我們已經講解了PCIE作為endpoint如何進行配置與Block Design的搭建。接下來，我們講解PCIE作為rootpoint如何來進行PCIE的配置與Block Design的設置。

首先點擊PCIE IP核：

1、這里選擇root port

2、選擇開發(fā)板上的時鐘100MHz

1、這里選擇硬核PCIE所在的位置

2、選擇PCIE的lane的個數為2個

3、選擇PCIE的通信速度為5GT/s

1、廠商ID，專屬于Xilinx的PCIE的ID，是固定的。

2、設備ID，與廠商ID一起指明數據的類型，被使用選擇PCIE上位機的軟件驅動。

3、版本ID，指明使用該PCIE IP進行設置的版本

4、子廠商ID，用來更近一步的區(qū)分Xilinx旗下的廠商

5、子系統(tǒng)ID，用來識別板卡的的ID

6、PCIE在實驗中承擔的角色，這里我們選擇默認即可

1、PCIE To AXI的BAR地址空間設置，用于IO的配置空間，也是endpoint to rootport的方向

默認即可

1、2、AXI TO PCIE的BAR空間，也就是rootport to endpoint可以看見的方向。

1、2、AXI總線的最低地址與最高地址

默認即可

默認即可。

PCIE root port的Block Design搭建

1、是endpoint讀寫rootport的數據通路

2、是rootport讀寫endpoint的數據通路

上面Block design的搭建其實我一直不明白centerDMA Ip的作用，也沒真正下板實現(xiàn)過，這里也就不多說了。因為FPGA作為rootport來使用，本身就很少見。

上面的內容，我們主要介紹了VIVADO中PCIE IP的使用，介紹的比較粗略。尤其是第一個很常用，想進一步了解的同學可以找一找原本的資料，這里我只是介紹了自己的想法。

參考文獻

［1］、V3學院

［2］、米聯(lián)客

本文轉自：https://blog.csdn.net/zhangningning1996

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