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Verilog中四個(gè)基礎(chǔ)的時(shí)序分析

FPGA之家 ? 來源:FPGA探索者 ? 作者:FPGA探索者 ? 2021-08-25 11:52 ? 次閱讀
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下列 時(shí)序檢查語句 錯(cuò)誤的是()

A. $setup(posedge clk, data, tSU)

B. $hold(posedge clk, data, tHLD)

C. $setuphold(posedge clk, data, tSU, tHLD)

答案:A

解析:

在時(shí)序檢查函數(shù)中,$setup 函數(shù)比較特殊,格式是:

$setup(data_event, reference_event, limit);

其他常見的檢查是:

$.。..。.(reference_event, data_event, limit);

假設(shè)信號(hào)名稱為 data,時(shí)鐘 clk 的上升沿觸發(fā) posedge clk,要求 setup 滿足 tSU,則

$setup(data, posedge clk, tSU);

常用的時(shí)序檢查語句

(1)setup 建立時(shí)間檢查

$setup(data, posedge clk, tSU);

(2)hold 保持時(shí)間檢查

$hold(posedge clk, data, tHLD);

(3)setuphold 建立/保持時(shí)間檢查

$setuphold(posedge clk, data, tSU, tHLD);

(4)width 脈沖寬度檢查

$width(posedge clk, 4);

(5)skew 時(shí)鐘歪斜檢查

$skew(posedge clk1, posedge clk2, 4);

(6)period 時(shí)鐘周期檢查

$period(posedge clk, 5);

(7)recovery 復(fù)位信號(hào)的恢復(fù)時(shí)間檢查

$recovery(posedge rst, posedge clk, 3);

(8)removal 復(fù)位信號(hào)的移除時(shí)間檢查

$removal(posedge rst, posedge clk, 3);

(9)recrem 復(fù)位信號(hào)的恢復(fù)/移除時(shí)間檢查

$recrem(posedge rst, posedge clk, recovery_limit, removal_limit);

四個(gè)基礎(chǔ)的時(shí)序分析

(1)對于時(shí)鐘和數(shù)據(jù)信號(hào),分析setup建立時(shí)間和hold保持時(shí)間

setup 建立時(shí)間:在有效的時(shí)鐘沿來臨前,數(shù)據(jù)需要保持穩(wěn)定的最短時(shí)間,簡寫為Tsu;

hold 保持時(shí)間:在有效的時(shí)鐘沿來臨后,數(shù)據(jù)需要保持穩(wěn)定的最短時(shí)間,簡寫為 Th;

(2)對于時(shí)鐘和異步復(fù)位信號(hào),分析recovery恢復(fù)時(shí)間和removal移除時(shí)間

recovery 恢復(fù)時(shí)間:在有效的時(shí)鐘沿來臨前,異步復(fù)位信號(hào)保持穩(wěn)定的最短時(shí)間;

removal 移除時(shí)間:在有效的時(shí)鐘沿來臨后,異步復(fù)位信號(hào)保持穩(wěn)定的最短時(shí)間,在這個(gè)時(shí)間以后,才可以移除復(fù)位信號(hào);

責(zé)任編輯:haq

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