引言：本文我們介紹FPGA外設(shè)DDR2/DDR3硬件設(shè)計(jì)相關(guān)內(nèi)容，包括PCB板層數(shù)估計(jì)，信號端接、信號完整性及時(shí)序考慮等問題。

1.介紹

Artix-7和Spartan-7器件有各種各樣的軟件包，它們的設(shè)計(jì)都是為了獲得最大的性能和最大的靈活性。Spartan-7 FPGA封裝體積小，封裝尺寸從8mm到27mm不等，而Artix-7 FPGA封裝尺寸從10mm到35mm不等。包裝的間距分別為1.0mm、0.8mm和0.5mm。包間距定義為BGA包上連續(xù)球之間的距離，從中心到中心測量，如圖1所示。 一般來說，隨著間距的減小，PCB布線的挑戰(zhàn)增加，因?yàn)樵诜庋b球之間布線和通孔的空間變小了。

2.層計(jì)數(shù)估算和成本權(quán)衡

圖2中公式給出了扇出全部FPGA管腳所需的FPGA層疊數(shù)。

對于Xilinx 成本優(yōu)化的FPGA，信號引腳的數(shù)量約為BGA球總數(shù)的60%。另外40%包括電源和接地信號，這些信號通常通過過孔直接連接到參考層。這是假定I/O利用率已滿。如果使用較少的I/O，則布線的信號層數(shù)相應(yīng)減少。

Routing Channels：是出BGA的可用布線路徑的總數(shù)，例如，（一側(cè)的BGA球數(shù)–1）× 四面。圖3顯示了5×5 BGA封裝，總計(jì)16個(gè)布線路徑，即：

一側(cè)BGA球數(shù) = 5，布線路徑 =（5-1）× 4 = 16。

每個(gè)布線路徑的布線通常是一個(gè)或兩個(gè)，這取決于可以在頂層/底層的BGA焊盤之間走線的數(shù)量。從信號完整性的角度來看，遵守面向制造的設(shè)計(jì)（DFM）指南對于確保滿足走線阻抗要求至關(guān)重要。圖4顯示了每個(gè)通道布線的示意圖。內(nèi)層上每個(gè)通道的布線取決于通孔之間的間距，并考慮到鉆至覆銅的規(guī)格要求。 對于間距為0.5mm的封裝，焊盤尺寸和封裝間距尺寸將PCB設(shè)計(jì)者限制為BGA焊盤之間的單個(gè)跡線。然而，當(dāng)選擇0.8mm或1mm間距的封裝時(shí)，PCB設(shè)計(jì)師可以靈活地選擇單跟走線或兩根走線。 在高密度BGA下扇出信號時(shí)要考慮的關(guān)鍵因素包括：

外層焊盤的尺寸

通孔的尺寸和相應(yīng)的焊盤/反焊盤尺寸

走線寬度和間距要求

可用的信號層數(shù)量

PCB設(shè)計(jì)師在布局期間可用的參數(shù)主要由封裝間距決定。為降低PCB制造成本，PCB設(shè)計(jì)人員除了使用更細(xì)的寬度外，還可以使用諸如微通孔、盲孔和埋入通孔等先進(jìn)制造技術(shù)。然而，這些先進(jìn)的制造技術(shù)并不是確保DDR3設(shè)計(jì)成功的必要條件。下圖4是各種行業(yè)術(shù)語的簡要說明，以及適用于標(biāo)準(zhǔn)PCB制造成本的近似值。

通孔縱橫比：PCB厚度與最小通孔鉆孔直徑之比。這是用來作為指導(dǎo)，以確保PCB制造商不超過機(jī)械能力的鉆孔設(shè)備。通孔縱橫比為10:1在標(biāo)準(zhǔn)PCB制造中相當(dāng)常見。通過使用先進(jìn)的PCB制造技術(shù)，在保持面向制造的設(shè)計(jì)（DFM）規(guī)則的同時(shí)，通孔縱橫比可以增加到20:1。

背鉆孔過孔：背面鉆孔過孔是一種通孔，其部分長度“鉆出”使其不再導(dǎo)電。這提高了信號完整性，因?yàn)樗鼜穆酚芍袆h除了不需要的stub。典型的背鉆孔成本增加為PCB總制造成本的5-10%。焊盤中的通孔：焊盤中的通孔是直接鉆在焊盤下方的通孔。這樣就不需要使用單獨(dú)的金屬跡線（桁條）來放下通孔。這有助于突破布線和改善信號完整性，PCB制造成本會增加+10–15%，取決于通孔縱橫比。埋孔和盲孔：埋孔完全位于印刷電路板內(nèi)部，不接觸頂層或底層；盲孔從頂層或底層傳輸?shù)絻?nèi)部信號層。兩種類型的過孔都為其他布線在上方或下方騰出空間。這與通孔不同，通孔從頂層一直通到底層。埋孔或盲孔的成本增加取決于PCB上不同類型的埋孔或盲孔的數(shù)量。每種類型的埋入/盲孔都需要單獨(dú)的層壓循環(huán)，從而產(chǎn)生額外的成本。例如，在16層PCB上具有三種不同類型的埋置/盲孔（L1–L4、L16–L12、L4–L8）會導(dǎo)致每種類型的埋置/盲孔增加30%的成本。微通孔：微通孔是盲孔的一種形式。微通孔的尺寸非常小。它們是用激光形成的，通常一次不能穿透超過一到兩層。對于每種類型的通孔，成本增加約為15%。額外層：添加額外信號層的成本可能低于上述一些高級via技術(shù)的成本。因此，增加PCB層數(shù)不應(yīng)總是被視為消極的選擇。兩個(gè)附加層的成本通常使PCB制造成本增加15–20%。 通過先進(jìn)的制造工藝，PCB設(shè)計(jì)師可以指定窄至2.5mil、間距為2.5mil的走線，以實(shí)現(xiàn)最佳SI性能的目標(biāo)阻抗規(guī)格。

3.低成本DDR3設(shè)計(jì)指南

根據(jù)系統(tǒng)要求，DDR2/3內(nèi)存作為一組離散SDRAM或DIMM模塊連接到Artix-7和Spartan-7 FPGA。并非這些產(chǎn)品系列中的所有器件都支持所有可能的內(nèi)存配置。支持的確切內(nèi)存配置取決于特定的芯片/封裝組合。 無論拓?fù)浣Y(jié)構(gòu)如何，DDR2/3接口能否以盡可能高的數(shù)據(jù)速率成功運(yùn)行取決于驅(qū)動器和接收器緩沖器、終端、互連阻抗、延遲匹配、串?dāng)_和電源完整性。兩種內(nèi)存類型的一般比較如表3所示，而DDR2和DDR3共用的信號如圖6所示。

表3、DDR2和DDR3內(nèi)存要求比較

圖6、DDR2和DDR3內(nèi)存通用的體系結(jié)構(gòu)和接口技術(shù) 本節(jié)提供了實(shí)現(xiàn)低成本PCB設(shè)計(jì)的高級布局指南。成功的內(nèi)存布局面臨的關(guān)鍵挑戰(zhàn)是：

在最少的路由層上扇出所有數(shù)據(jù)和地址信號

通過最小化串?dāng)_、阻抗不連續(xù)引起的信號反射等，確?？煽康男盘柾暾?。

4.信號完整性

DQ、DM、DQS網(wǎng)絡(luò)通常是點(diǎn)對點(diǎn)連接。這些網(wǎng)絡(luò)是雙向的，數(shù)據(jù)鎖存在其相關(guān)數(shù)據(jù)選通信號的上升沿和下降沿上。Xilinx建議如下：

選擇輸出阻抗最接近傳輸線阻抗的FPGA驅(qū)動器設(shè)置

從FPGA到存儲設(shè)備的PCB上的特性阻抗使用50Ω

在DRAM上啟用最接近50Ω的片上終端（ODT）設(shè)置，以最小化寫操作期間的反射

在讀取操作期間啟用FPGA端接，以確保雙向高數(shù)據(jù)速率操作的匹配端接

為了盡量減少串?dāng)_，建議在換層期間將信號間距盡量加大并盡量減少通孔stub長度。然而，F(xiàn)PGA和DRAM器件下的面積受到空間的限制，很難將信號間距加大。為了簡化PCB布局，Xilinx允許最小間距，即在扇出區(qū)域中為1X間距。1X間距是指走線之間的距離，等于走線寬度。當(dāng)扇出FPGA/DRAM器件時(shí)，只要走線長度小于1in，就可以保持這種間距。為進(jìn)一步確?？煽康男盘柾暾?，還必須遵循以下準(zhǔn)則：

扇出BGA器件區(qū)域后，走線間距保持2X間距或更大間距。

使用FR4型基板，從FPGA到DRAM的PCB互連總長度不大于4英寸。

時(shí)鐘、地址、命令和控制信號時(shí)鐘、ADDR（地址）、CMD（命令）和控制信號通常是點(diǎn)對多點(diǎn)連接，需要一種稱為Fly-by的獨(dú)特拓?fù)浣Y(jié)構(gòu)。這些信號是單向的，從FPGA驅(qū)動到存儲器設(shè)備。差分時(shí)鐘時(shí)序信號分析的參考信號。外部端接ODT不適用于這些網(wǎng)絡(luò)，需要外部離散終端。推薦的形式通常是在遠(yuǎn)端放置一個(gè)電阻器，經(jīng)過最后一個(gè)存儲設(shè)備，然后拉到VTT（VVDDQ/2）。上拉電阻器的值和互連線路的阻抗取決于網(wǎng)絡(luò)上的設(shè)備數(shù)量。這些值通常通過模擬進(jìn)行優(yōu)化。 對于低成本設(shè)計(jì)，Xilinx建議遵循以下準(zhǔn)則。

Xilinx建議使用50Ω 特性阻抗端接電阻到遠(yuǎn)端的VTT（VDDQ/2）。這適用于大多數(shù)情況。

對于CLK差分對，建議實(shí)現(xiàn)100Ω 的差分阻抗，使用兩個(gè)單獨(dú)的50Ω 上拉電阻VDDQ和電容器。

圖8顯示了VTT電容器的布置。為確?？煽康碾娫赐暾?，Xilinx建議每四個(gè)終端電阻至少放置一個(gè)0.1μF電容與VTT相連。

此外，Xilinx建議將DRAM之間的互連長度和從最后一個(gè)DRAM到端接電阻的stub長度保持在0.75in以內(nèi)。5.信號網(wǎng)的延遲匹配雖然走線長度、阻抗和終端可以確保信號完整性，確保同步網(wǎng)絡(luò)之間的延遲匹配同樣重要。字節(jié)通道中的所有DQ和DM網(wǎng)絡(luò)必須與其關(guān)聯(lián)的DQS網(wǎng)絡(luò)相匹配。Xilinx建議如下：

所有DQ/DM網(wǎng)絡(luò)應(yīng)與其相關(guān)的DQS網(wǎng)絡(luò)匹配，對于800Mb/s的DDR2/DDR3接口，走線時(shí)延保持±15ps

所有DQ/DM網(wǎng)絡(luò)應(yīng)與其相關(guān)的DQS網(wǎng)絡(luò)匹配，對于1066Mb/s的DDR2/DDR3接口，走線時(shí)延保持±15ps

對于單向信號，所有ADDR/CMD/CTRL信號必須與CLK信號匹配。它是一個(gè)很好的設(shè)計(jì)實(shí)踐，匹配每個(gè)傳輸線段（FPGA到DRAM1，F(xiàn)PGA到DRAM1）DRAM2、FPGA Fly-By端電阻等）在合理公差范圍內(nèi)±25ps。

6.結(jié)論

Xilinx Artix-7和Spartan-7器件可以分別以1066Mb/s和800Mb/s的速度與DDR2/3進(jìn)行互操作。本文的目的是為使用先進(jìn)制造技術(shù)的層數(shù)估計(jì)和成本影響提供指導(dǎo)。此外，本文還提出了低成本PCB設(shè)計(jì)的高層次布局準(zhǔn)則，有助于優(yōu)化I/O性能，降低性能的風(fēng)險(xiǎn)。

責(zé)任編輯：haq