Versal 自適應計算加速平臺 （ACAP） 將標量引擎 （Scalar Engine）、自適應引擎 （Adaptable Engine） 和智能引擎（Intelligent Engine） 與領(lǐng)先的存儲器和交互技術(shù)有機結(jié)合，從而為任何應用提供強大的異構(gòu)加速功能。Versal 架構(gòu) PCB 準則已基于前幾代進行了精簡，以方便 PCB 布局專業(yè)人員和硬件設計師使用。

Versal ACAP 中的配電系統(tǒng)

Versal ACAP 包含多條電源軌，每條電源軌都用于一項特定功能，如下表所示。如需了解有關(guān)電源名稱和電壓電平的最新信息，請參閱《Versal AI Core 系列數(shù)據(jù)手冊：DC 和 AC 開關(guān)特性》。

向下滑動查看Versal ACAP 主電源

適用于存儲器接口的 PCB 準則

Versal 架構(gòu)提供了與以下存儲器架構(gòu)連接的解決方案：

? DDR4

? LPDDR4/4x

? RLDRAM3

? QDR-IV

所有接口的必需存儲器布線準則：

1

判定信號走線長度時，請在布線約束中包含封裝延遲，除非另行指定。

2

相同字節(jié)組中的 DQ 和 DQS 信號應在相同層級內(nèi)從 Versal 器件布線到 DRAM/DIMM。按適當方式在字節(jié)組內(nèi)包含數(shù)據(jù)掩碼 （DM）。

3

對于多插槽拓撲結(jié)構(gòu)，從一個 DIMM 布線到另一個 DIMM 時，請勿更改層級。

4

信號線必須布線于實體基準內(nèi)電層上。請勿在空隙處布線，如下圖所示。

實體基準內(nèi)電層上的信號布線

5

請勿在基準內(nèi)電層分割處布線，如下圖所示。

基準內(nèi)電層分割處的信號布線

6

請將布線置于距離基準內(nèi)電層和空隙邊緣至少 30 mil 外，但引出線區(qū)域除外。

引出線區(qū)域布線

7

對于雙插槽 DIMM 拓撲結(jié)構(gòu)，應將 DIMM #0 布局在離 ACAP 最遠的連接器上，以降低 SI 反射的影響。DIMM#1 連接器應布局在離 ACAP 最近的地方。

8

對于使用地址鏡像的蛤殼式配置，應確保兩條芯片選擇線路的終端均充分去耦，并且進出 VTT 的電層/走線厚度足夠。

Versal 器件與封裝之間的移植

封裝移植的高層次目標是確?？蛻裟軌蛟谌我还苣_兼容封裝內(nèi)跨不同器件使用相同 PCB。封裝移植中存在嚴格的移植設計規(guī)則，當前提供的大部分封裝都支持在任一給定 Versal 產(chǎn)品組合內(nèi)進行跨器件移植。但也有跨不同器件系列的封裝可提供移植支持。

? VSVA2197 和 VSVD1760：支持在 Versal AI Core 系列與 Prime 系列內(nèi)進行跨器件移植

? VFVF1760 和 VFVC2197：支持在 Versal Prime 系列與 Premium 系列內(nèi)進行跨器件移植

責任編輯：haq