剖析verilog2005的騷操作之對數(shù)函數(shù)
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verilog下取對數(shù)其實(shí)可用$clog2這個(gè)系統(tǒng)函數(shù)，和自己找代碼里面寫入function是同樣的效果，但是方便的多。這是verilog 2005就開始支持的標(biāo)準(zhǔn)，所以vivado也是支持的，我試了2017.4及以后的版本都可以支持，放心用。
***友情提示：所有支持verilog2005標(biāo)準(zhǔn)的編譯器都可以用這個(gè)函數(shù)，所以使用之前確定編譯器是否支持這個(gè)標(biāo)準(zhǔn)，還有考慮好后期可移植性的影響
這個(gè)是可編譯的函數(shù)大家可以把她當(dāng)做宏定義函數(shù)一樣看待。這操作好玩嗎？好玩就趕緊升級編譯器吧，新標(biāo)準(zhǔn)總是有很多的改進(jìn)，如果想了解一些更有意思的東西歡迎關(guān)注我，我是最騷的FPGAer。
這里附上常用的自定義log2函數(shù)，供大家白嫖。圖片不清晰盡請擔(dān)待。
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原文標(biāo)題：verilog2005的騷操作之對數(shù)函數(shù)
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使用查找表與多項(xiàng)式近似結(jié)合算法實(shí)現(xiàn)對數(shù)函數(shù)，如下圖所示為指數(shù)函數(shù)的流水線結(jié)構(gòu)：
下圖為仿真結(jié)果：
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