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探究關(guān)于數(shù)字電路的一些基礎(chǔ)知識(shí)

FPGA設(shè)計(jì)論壇 ? 來(lái)源:FPGA設(shè)計(jì)論壇 ? 作者:FPGA設(shè)計(jì)論壇 ? 2021-10-11 15:04 ? 次閱讀
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1.常用門(mén)電路圖

f6616508-2a45-11ec-82a8-dac502259ad0.png

2.邏輯代數(shù)的基本定理----化簡(jiǎn)時(shí)比較好用

反演定理:對(duì)于任意一個(gè)邏輯式 Y,若將其中所有的“ ?“ 換成“+ ” ,“+ ”換成“ ? ” ,0換成 1,1換成 0 ,原變量換成反變量,反變量換成原變量,則得到的結(jié)果就是Y‘。

對(duì)偶定理:對(duì)于任意一個(gè)邏輯式 Y,若將其中所有的“ ?“ 換成“+ ” ,“+ ”換成“ ? ” ,0換成 1,1換成 0 ,得到的公式仍然成立,且稱為Y的對(duì)偶式Y(jié)d.為了證明兩個(gè)邏輯式相等 , 也可以通過(guò)證明它們的對(duì)偶式相等來(lái)完成。

3.化簡(jiǎn)邏輯函數(shù)時(shí)幾個(gè)關(guān)鍵的公式(A’代表A的非)

公式化簡(jiǎn)法化簡(jiǎn)邏輯函數(shù)

A+BC=(A+B)·(A+C)利用此公式可得A+A‘B=A+B

A·(A+B)=A

AB+A’C+BCxxx=AB+A‘C 即:若兩個(gè)乘積項(xiàng)中分別包含 A和A’兩個(gè)因子,而這兩個(gè)乘積項(xiàng)的其余因子組成第三個(gè)乘積項(xiàng)時(shí), 則第三個(gè)乘積項(xiàng)是多余的, 可以消去。

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(A+B)‘=A’B‘

卡諾圖化簡(jiǎn)法

(1)注意畫(huà)卡諾圖采用的編碼是格雷碼

(2) A+A=A即圈起來(lái)的可以有重疊的部分

(3)最上與最下,最左與最右 是可以合并的

(4)0比較少時(shí)可以合并0得到Y(jié)’。

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4.格雷碼與二進(jìn)制的轉(zhuǎn)換

二進(jìn)制---》格雷碼方法:高位不變(高位補(bǔ)0,異或后等價(jià)于不變),從低位開(kāi)始相鄰兩位異或

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格雷碼---》二進(jìn)制:高位不變,從高位往低位異或,注意箭頭

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5.線性反饋移位寄存器LSFR

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例如F(x)=x4+x+1是指c4,c1和c0為1,畫(huà)出來(lái)的框圖如下。

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m序列是最長(zhǎng)線性反饋移位寄存器序列的簡(jiǎn)稱。它是由帶線性反饋的移存器產(chǎn)生的周期最長(zhǎng)的序列。由上例可見(jiàn), 一般來(lái)說(shuō), 一個(gè)n級(jí)線性反饋移存器可能產(chǎn)生的最長(zhǎng)周期等于(2^n-1)。且其初始狀態(tài)除了全0都可以。

編輯:jq

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原文標(biāo)題:關(guān)于數(shù)字電路的一些基礎(chǔ)知識(shí)

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