?在FPGA的時(shí)序約束中，主時(shí)鐘約束是第一步就要做的，主時(shí)鐘通常有兩種情形:一種是時(shí)鐘由外部時(shí)鐘源提供，通過(guò)時(shí)鐘引腳進(jìn)入FPGA，該時(shí)鐘引腳綁定的時(shí)鐘為主時(shí)鐘:另一種是高速收發(fā)器(GT)的時(shí)鐘RXOUTCLK或TXOUTCLK。對(duì)于7系列FPGA，需要對(duì)GT的這兩個(gè)時(shí)鐘手工約束：對(duì)于UltraScale FPGA，只需對(duì)GT的輸入時(shí)鐘約束即可，Vivado會(huì)自動(dòng)對(duì)這兩個(gè)時(shí)鐘約束。

??對(duì)于進(jìn)入到IP Core（比如MMCM）的主時(shí)鐘，只有我們?cè)贗P Core中指定了時(shí)鐘頻率，那么Vivado會(huì)自動(dòng)產(chǎn)生一個(gè)約束文件來(lái)約束該輸入的主時(shí)鐘。

??我們以Vivado自帶的wave_gen工程為例，該工程中輸入一對(duì)差分的時(shí)鐘信號(hào)，進(jìn)入到MMCM中，我們無(wú)需再對(duì)這個(gè)主時(shí)鐘添加約束。

可以看到，綜合后這個(gè)時(shí)鐘已經(jīng)被約束了：

這是因?yàn)樵搃p生成的xdc文件中，已經(jīng)包含了對(duì)這個(gè)主時(shí)鐘的約束，如下圖：

所以很多同學(xué)可能誤以為只要是進(jìn)了IP Core的主時(shí)鐘，都不需要再手動(dòng)添加約束了。

??但如果收入的差分時(shí)鐘先經(jīng)過(guò)了IBUFDS，然后再以單獨(dú)的形式進(jìn)入了MMCM：

綜合后，可以看到該時(shí)鐘是沒(méi)有被約束的：

此時(shí)由于輸入時(shí)鐘并非來(lái)自管腳，所以Source選擇為Global Buffer

再看剛剛的clk_core.xdc文件，已經(jīng)沒(méi)有產(chǎn)生主時(shí)鐘的約束了：

為什么會(huì)沒(méi)有這個(gè)約束了呢？因?yàn)檩斎氲臅r(shí)鐘并非來(lái)自管腳，IP Core并不知道從哪個(gè)pin輸入的，所以就無(wú)法添加主時(shí)鐘的約束，此時(shí)就需要我們?cè)偈謩?dòng)添加約束。

審核編輯：符乾江