電子發(fā)燒友網(wǎng)報道（文/李誠）3月2日，AMD、ARM、英特爾等多家國際半導體巨頭聯(lián)合推出了全新的芯片互聯(lián)標準UCIe 1.0。UCIe 1.0標準是針對Chiplet技術建立的，致力于推動芯片互聯(lián)的標準化發(fā)展，構(gòu)建出相互兼容的芯片生態(tài)系統(tǒng)，提升芯片與芯片之間的互操性，延續(xù)摩爾定律的發(fā)展。

圖源：UCIe

在UCIe 1.0標準推出之前，眾多廠商都是推行自己的互聯(lián)標準，不同廠商的芯粒由于使用的標準不同，無法實現(xiàn)不同廠商芯粒與芯粒之間的互聯(lián)。如果沒有統(tǒng)一的標準，芯片廠商繼續(xù)各行其是，將會成為不同廠商芯粒互聯(lián)之間的一道屏障，限制Chiplet的發(fā)展。

什么是Chiplet

Chiplet是目前各大芯片巨頭都在推行的一種先進封裝技術，該技術可以將不同的工藝節(jié)點、不同功能的芯粒通過拼接的方式集成在同一芯片內(nèi)，而不是與SoC一樣采用片上集成的方式。
或者可以這樣理解，把每一個要實現(xiàn)的功能想象為一個積木（積木的類型不受工藝節(jié)點與功能的制約），在將不同的積木以拼接、堆疊的方式合封起來，構(gòu)成一個多功能的異構(gòu)芯片。為保證不同芯片之間互聯(lián)的高效性，UCIe 1.0標準明確規(guī)定了，將會采用PCIe和CXL作為高速互聯(lián)的媒介。同時UCIe 1.0標準的推出也為Chiplet的發(fā)展提供了更多的可能。

摩爾定律發(fā)展了50多年，也有人唱衰了50多年，然而在遇到發(fā)展瓶頸之際都會有新的技術出現(xiàn)，為摩爾定律“續(xù)命”。如今最先進的半導體工藝已發(fā)展至3nm這一節(jié)點，先進的制程對于手機、平板電腦此類設備而言能夠更有效地提升產(chǎn)品的性能并降低系統(tǒng)功耗，但對于臺式電腦、汽車電子等大型設備而言，采用先進的工藝只會一味地增加成本，甚至可能得不到相等的商業(yè)回報。在摩爾定律放緩、工藝成本增加的背景下，通過標準化的Chiplet技術，將不同工藝節(jié)點的Die集成芯片的方式實現(xiàn)性能與成本的權(quán)衡，何嘗不是一種明智的選擇呢？

標準統(tǒng)一后對半導體行業(yè)有何影響？

在UCIe 1.0標準與Chiplet技術未出來之前，芯片廠商為提高芯片的整體性能，不得不花重金采用最先進的設計工藝，通過增加晶體管的數(shù)量來實現(xiàn)。先刨去成本不說，若想使用最先進的工藝生產(chǎn)芯片，那就需要有生產(chǎn)設備吧？大家都知道生產(chǎn)芯片需要用到***，其中DUV***能夠生產(chǎn)28nm到7nm的芯片，EUV***能生產(chǎn)7nm以下的芯片。目前全球最先進的工藝節(jié)點也只達到了3nm，這一突破目前只有ASML的EUV***可以實現(xiàn)。但你要知道在全球范圍內(nèi)造***的可不止ASML，還有在光學領域有著不可撼動地位的佳能與尼康。

隨著工藝節(jié)點的提高，更高工藝節(jié)點的***開發(fā)難度也越大，在重重困難面前，就連佳能和尼康也只能止步于DUV***，一騎絕塵的ASML成為唯一能夠生產(chǎn)EUV***的企業(yè)。ASML的EUV***能否繼續(xù)續(xù)寫傳奇，滿足半導體產(chǎn)業(yè)的發(fā)展需求，一切都還是個未知數(shù)。而在UCIe 1.0標準推出之后，不會再因芯粒兼容而困擾，可以將不同廠商的芯粒通過合并封裝的方式整合在一起，在相同的面積內(nèi)提升芯片的晶體管個數(shù)，構(gòu)建出性能更強勁的芯片。

UCIe 1.0標準的推出意味著不同產(chǎn)商芯粒互聯(lián)標準的統(tǒng)一，半導體IP產(chǎn)業(yè)將會迎來新的革命，屆時IP將會以硅片的形式體現(xiàn)，真正意義上的實現(xiàn)“即插即用”。其實，Chiplet的優(yōu)勢不止于此，Chiplet還能提高晶圓的良品率，傳統(tǒng)的SoC是將所有的功能全部集中在同一晶圓之上，在芯片的光刻過程中，一旦出現(xiàn)任何問題，整顆晶圓都會報廢。然而將原本同樣大小的晶圓分為若干份，在每片小的晶圓上實現(xiàn)一個或多個功能，再通過Chiplet技術實現(xiàn)各個功能的互聯(lián)互通，即使在光刻過程中出現(xiàn)錯誤，也僅僅只是某一片小晶圓的損壞，用一顆功能完整的晶圓代替即可。這一技術的引進不僅能夠提高晶圓的良品率，由于每一片晶圓變小，還有利于提升晶圓原片的整體利用率。

結(jié)語

隨著科技的進步，終端應用對芯片性能的需求也在水漲船高，通過采用先進的工藝節(jié)點提高芯片的整體性能是一個不錯的選擇，但工藝的進步也就意味著設計成本的提升。就拿5nm工藝為例，并不是所有芯片需要使用到5nm工藝，也并不是所有企業(yè)都能承擔得起5nm工藝帶來的設計成本，而chiplet可以針對其功能選擇最為合適的制程，不僅能夠形成更高效的集成電路，還能節(jié)省成本。

通過觀察發(fā)現(xiàn)，近年來全球半導體產(chǎn)業(yè)對chiplet的需求呈井噴式地增長，如今UCIe 1.0標準的推出，將會打通芯粒跨廠商互聯(lián)的最后一道屏障，助力半導體產(chǎn)業(yè)的發(fā)展。