EDA 行業(yè)與微處理器設計共同面臨著一大挑戰(zhàn)，即如何使用前代處理器和前代 EDA 工具開發(fā)下一代處理器。只有如此，才能不斷突破新的邊界，開發(fā)出新一代、更強大的處理器。

實際情況下，兩者之間的關系甚至還要更加密切，因為上述過程通常還會涉及全新的半導體制程工藝。如果采用的工藝具有通孔或埋入式電源軌等新特性，那么將會有三大步驟，它們分別是創(chuàng)建半導體工藝流程、在 EDA 工具中增加支持工藝以及設計可以充分發(fā)揮上述優(yōu)勢的下一代處理器。筆者讀過的一篇文章中有提到給鋼鼓調音的過程，鋼鼓是一種用廢棄油桶制作的加勒比樂器。由于其質地堅硬，每次用錘子調音時，都會改變周圍結構，導致整體音階的變化。使用全新的工藝，利用下一代 EDA 工具來開發(fā)新一代處理器，跟鋼鼓調音的過程很相似。

工具的開發(fā)需要測試用例，但工具支持新工藝之前不會存在任何測試用例。哪怕有，也是漏洞百出。另外一個挑戰(zhàn)是，每個新設計都比之前更復雜，面積更大，這也是為什么 Cadence 的計算軟件需要不斷更新的原因。

這些問題其實都是陳詞濫調了，從筆者進入到半導體和 EDA 行業(yè)開始就一直在解決這些問題。實際上，90 年代末 20 世紀初的時候，處理器的架構開發(fā)還與摩爾定律緊密相關，處理器性能每年都會提升約 50%。架構還有一定的改進空間，但基本已經(jīng)接近極限，那時能做的只剩下更寬的重排序緩沖、更寬的指令譯碼、更準確的分支預測和更大的緩存等。但與首次使用緩存，從計數(shù)器到超級計數(shù)器，從按序執(zhí)行到亂序執(zhí)行或者現(xiàn)代高級處理器中我們引以為傲的特征相比，根本不值一提。當然了，這樣說也是因為我們只是在回顧過去，聽起來也就沒那么驚心動魄。

AMD EPYC 7003

近期，AMD 發(fā)布了 EPYC 7003 處理器，采用 3D V-緩存技術。Cadence 對計算軟件架構也做了優(yōu)化，以充分發(fā)揮大緩存和高帶寬讀取的優(yōu)勢。

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原文標題：互通有無，各司其職，Cadence 助力 AMD EPYC 7003 開發(fā)

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審核編輯：湯梓紅