流水線

這里先用通俗易懂的語言描述一下流水線設(shè)計思想。假設(shè)小A要從成都到哈爾濱旅游，如果直接坐火車過去恐怕要累得受不了;如果在旅程中間加幾站，比如到西安、北京、天津找個客棧休息一下，路上就更加精力充沛了。

對于信號而言也是一樣，加入一個狀態(tài)為1的信號x需要從寄存器A傳輸?shù)郊拇嫫鰾，這條路線上只有組合邏輯(沒有休息的地方)，那么x必須保證在路上的時間保持1不變，如果傳到一半值變?yōu)?了那就出錯了。所以，A到B的延時就決定了系統(tǒng)的工作頻率不能高于多少(否則會出錯)，系統(tǒng)的最大工作頻率也是由最長路徑上的延時決定的。

但是，假設(shè)在A到B這條路上，增加幾個寄存器(信號休息的“客棧”)，相當于將路徑拆分為幾段，信號x就不必再害怕丟失狀態(tài)。縮短了路徑，也就縮短了延時，也就提高了系統(tǒng)可以工作的最高頻率。這個過程就稱作“設(shè)計流水線化”。

無流水的FIR濾波器設(shè)計

1.搭建模型

《FPGA數(shù)字信號處理系列》中詳細討論過各種FIR濾波器的實現(xiàn)方法。本設(shè)計采用直接型FIR濾波器，并行結(jié)構(gòu)，在Simulink中添加block按下圖連接：

上面的設(shè)計與本系列第2篇中的設(shè)計基本相同，除了將Digital FIR Filter替換為了自己設(shè)計的子系統(tǒng)。子系統(tǒng)設(shè)計方法如下：先按照直接型FIR結(jié)構(gòu)連接好各個block(如下圖)，將所有的block選中，點擊Simulink工具欄的Diagram->Subsystem&Model Reference->Create subsystem from selection。

濾波器系數(shù)與本系列第2篇中相同，系統(tǒng)設(shè)置20MHz采樣率，1.5MHz通帶截止頻率、8.5MHz阻帶截止頻率，對1MHz+9MHz的疊加信號濾波。上圖中所有加法器(AddSub)和乘法器(Mult)中的Latency都為0，即純組合邏輯。

為了System Generator在時序分析時檢測到整個系統(tǒng)的時序，在FIR濾波器的輸入和輸出部分增加了一個Delay單元(在HDL模型中相當于寄存器)。

2.仿真驗證與時序分析

運行仿真，濾波前后頻譜結(jié)果如下，與第2篇中基本相同，濾除了9Mhz的頻率分量，只留下了1MHz的正弦波信號：

點擊System Generator block中的Generate，運行時序分析：

可以看到整個設(shè)計中最長的路徑包含了1個乘法器和10個加法器，即直接從濾波器的輸入到數(shù)據(jù)，線路延時有20.418ns，即系統(tǒng)最高運行頻率不到50Mhz。

加法器流水線化

1.搭建模型

接下來將該設(shè)計流水線處理，來提高系統(tǒng)的運行速度。首先將加法器流水線化，有兩種方法可以選擇：1.在加法器之間加入Delay模塊;2.將加法器的Latency設(shè)置為1，即一級流水。本設(shè)計采用更方便的第2中方法，修改子系統(tǒng)按下圖連接：

Vivado中絕大多數(shù)IP核都是可以流水線化的，通過設(shè)置Latency實現(xiàn)。需要清楚的是，當加法器的輸出有延時之后(需要計算時間)，加法器同抽頭延時鏈之間的數(shù)據(jù)就不同步了，必須做如下修改：

加法器增加了一級延時，抽頭延時鏈相應(yīng)也要多增加一級延時，即將Delay模塊的Latency設(shè)置為2;

FIR結(jié)構(gòu)中在第一個乘法器的輸出部分省略了一個加法器(相當于第一個乘法器的結(jié)果+0)，因此為了數(shù)據(jù)同步需要增加一個延遲為1的delay block。

2.時序分析

運行仿真，結(jié)果與上面相同，表明設(shè)計正確。再次點擊System Generator block中的Generate，重新導出設(shè)計并運行時序分析：

我們可以看到，在加法器流水線化之后(相當于加法器的輸出結(jié)果會用一級寄存器緩存)，整個設(shè)計中的最長路徑變?yōu)榱俗詈蟮?個乘法器+1個加法器，該路徑延時降低為了8.079ns，相當于系統(tǒng)最高頻率提升到了大約125Mhz，比上一個設(shè)計提高了2倍多。

乘法器流水線化

1.搭建模型

既然上一個設(shè)計中的最長路徑中包含一個純組合邏輯的乘法器，那我們就把乘法器也流水線化，再把路徑做進一步拆分好了。將乘法器的Latency設(shè)置為3(表示三級流水)，子系統(tǒng)連接圖為：

2.時序分析

運行仿真，結(jié)果與上面相同，表明設(shè)計正確。再次點擊System Generator block中的Generate，重新導出設(shè)計并運行時序分析：

我們可以看到，在乘法器三級流水線化之后(相當于在計算乘法的整個過程中插入了三級寄存器作為緩存)，整個設(shè)計中的最長路徑變?yōu)榱顺朔ㄆ鞯妮敵龅郊臃ㄆ鬟@一段(不包含乘法運算)，該路徑延時降低為了3.401ns，相當于系統(tǒng)最高頻率提升到了大約294Mhz，比最初的設(shè)計已經(jīng)提高了大約6倍。

最后

總而言之，流水線化就是拆分組合邏輯路徑，在路徑中插入寄存器緩存中間結(jié)果的過程。當一個設(shè)計不滿足我們期望的工作頻率時，就需要從其延時最長的路徑開始分析，將路徑劃分為多段，中間插入寄存器緩存。當然，流水線化會增加額外的資源消耗，選擇“面積”還是選擇“速度”正是設(shè)計者需要作出的考量。

原文標題：FPGA學習-流水線設(shè)計方法詳解

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審核編輯：湯梓紅