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SystemVerilog為工程師定義新的數(shù)據(jù)類(lèi)型提供了一種機(jī)制

OpenFPGA ? 來(lái)源:OpenFPGA ? 作者:OpenFPGA ? 2022-06-09 09:45 ? 次閱讀
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除了前面幾篇文章討論的內(nèi)置數(shù)據(jù)類(lèi)型之外,SystemVerilog還為工程師定義新的數(shù)據(jù)類(lèi)型提供了一種機(jī)制。用戶(hù)定義的數(shù)據(jù)類(lèi)型允許從現(xiàn)有數(shù)據(jù)類(lèi)型創(chuàng)建新的類(lèi)型定義。

用戶(hù)自定義類(lèi)型是使用typedef關(guān)鍵字創(chuàng)建的。例如:

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一旦定義了新的數(shù)據(jù)類(lèi)型,就可以用來(lái)定義新數(shù)據(jù)類(lèi)型的變量和網(wǎng)絡(luò):

e80ffcda-e78c-11ec-ba43-dac502259ad0.png

用戶(hù)自定義類(lèi)型的命名約定

用戶(hù)自定義類(lèi)型名可以是任何合法標(biāo)識(shí)符。在大型設(shè)計(jì)中,定義用戶(hù)自定義類(lèi)型的源代碼和使用該類(lèi)型的源代碼可以由多行代碼分隔,并且可以位于不同的文件中。如果用戶(hù)自定義類(lèi)型的名稱(chēng)與用于模塊、網(wǎng)絡(luò)或變量的名稱(chēng)相似,那么typedef定義和類(lèi)型用法的這種分離可能會(huì)使代碼難以讀取和維護(hù)。

為了使源代碼更易于閱讀和維護(hù),typedef名稱(chēng)應(yīng)該使用一種命名約定,使名稱(chēng)明顯代表用戶(hù)自定義類(lèi)型。兩種常見(jiàn)的命名約定是在用戶(hù)自定義類(lèi)型名稱(chēng)中添加“_t”后綴或“t_”前綴。本文系列文章慣例使用“_t”后綴慣例。

局部typedef聲明

用戶(hù)自定義類(lèi)型可以在模塊或接口中局部定義。局部typedef聲明類(lèi)型只能在定義它的模塊或接口中使用。構(gòu)成總體設(shè)計(jì)的其他模塊或接口不能引用該類(lèi)型的用戶(hù)自定義類(lèi)型。

共享typedef定義-Shared typedef definitions

當(dāng)用戶(hù)自定義類(lèi)型要在許多不同的模型中使用時(shí),可以在包中聲明typedef定義以供其他模塊使用。

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審核編輯 :李倩

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原文標(biāo)題:SystemVerilog(十)-用戶(hù)自定義類(lèi)型

文章出處:【微信號(hào):Open_FPGA,微信公眾號(hào):OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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