過去十年，AI算法和芯片架構(gòu)的不斷創(chuàng)新，以及AI市場應(yīng)用規(guī)模范圍的不斷擴(kuò)大，兩者互相促進(jìn)，給算法、架構(gòu)、軟硬件集成、芯片設(shè)計都帶來了令人激動的新機(jī)遇。據(jù)麥肯錫研究報告預(yù)測，到2025年全球AI芯片市場預(yù)計將達(dá)到100億美元的規(guī)模。同時，算法和架構(gòu)創(chuàng)新也給EDA流程中的芯片設(shè)計和驗證帶來了新的挑戰(zhàn)，需要新一代的EDA流程和工具的支持。

AI芯片設(shè)計與驗證挑戰(zhàn)

燧原科技資深架構(gòu)師鮑敏祺表示：

“AI芯片往往具備超大的設(shè)計規(guī)模，同時，AI算法和應(yīng)用的迭代周期短，因此在計算子系統(tǒng)、調(diào)度控制子系統(tǒng)、存儲子系統(tǒng)、高速通信子系統(tǒng)等多個領(lǐng)域，都提出了更高的設(shè)計要求。面對復(fù)雜的設(shè)計需求，AI芯片在驗證策略選擇上，也往往需要引入多種驗證手段，提前通過仿真、形式化驗證、FPGA原型驗證等一系列驗證手段發(fā)現(xiàn)問題，確保芯片在功能、功耗、調(diào)度性能等方面達(dá)到設(shè)計期望?！?/p>

AI芯片設(shè)計結(jié)構(gòu)復(fù)雜，不同子系統(tǒng)往往具備差異化的驗證重點，也就需要不同的驗證工具組合，實現(xiàn)驗證效果的最大化。然而業(yè)內(nèi)人士普遍認(rèn)為，當(dāng)前驗證環(huán)節(jié)點工具各自為政帶來的高門檻和低效率，特別是“工具缺乏兼容性、數(shù)據(jù)碎片化、工具缺乏創(chuàng)新”等痛點，已成為目前芯片設(shè)計追求更快、更強(qiáng)、更簡單的三大阻礙。有數(shù)據(jù)顯示，每種工具在驗證中的激勵移植、重復(fù)編譯、碎片化調(diào)試所浪費的時間通常占到總體驗證時間的30%以上。

AI芯片高效驗證之道

芯華章科技驗證工程副總裁朱洪辰表示：

“面對這些挑戰(zhàn)，去年芯華章正式推出了從底層框架全新構(gòu)建的智V驗證平臺，具備‘協(xié)同、易用、高效’三大優(yōu)勢，能讓工具帶來1+1》2的驗證效益，有效地解決產(chǎn)業(yè)正面臨的兼容性挑戰(zhàn)，以及數(shù)據(jù)碎片化導(dǎo)致的驗證效率挑戰(zhàn)。”

基于智V驗證平臺，芯華章目前已經(jīng)推出了多款數(shù)字驗證工具，涵蓋FPGA原型驗證、邏輯仿真、形式驗證、智能場景驗證、系統(tǒng)調(diào)試等領(lǐng)域。

芯華章科技驗證工程總監(jiān)高世超介紹：

“為了提高AI芯片驗證效率，芯華章提供了融合高效的AI芯片驗證調(diào)試解決方案。我們的形式化驗證工具GalaxFV可與仿真技術(shù)結(jié)合，加速AI驗證覆蓋率收斂；智能場景驗證工具GalaxPSS，能夠利用場景建模自動生成跨平臺、可復(fù)用、智能化自回歸的測試激勵；數(shù)字驗證調(diào)試系統(tǒng)Fusion Debug則貫穿所有工具，提供了跨平臺的高效調(diào)試解決方案?！?/p>

芯華章科技驗證工程總監(jiān)劉勤一表示：

“FPGA原型驗證對于提升超大規(guī)模的AI芯片設(shè)計效率，具備得天獨厚的技術(shù)解決優(yōu)勢?；贔PGA硬件和擁有自主知識產(chǎn)權(quán)的全流程軟件，芯華章自主研發(fā)的高性能FPGA原型驗證系統(tǒng)樺捷（HuaPro-P1），可以幫助SoC/ASIC芯片客戶實現(xiàn)設(shè)計原型的自動綜合、分割、優(yōu)化、布線和調(diào)試，從而有效減少用戶人工投入，提升系統(tǒng)驗證與軟件開發(fā)效率，縮短芯片設(shè)計周期?！?/p>

原文標(biāo)題：對話燧原科技 | 芯華章帶來AI芯片高效驗證之道

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