隨著半導體設計團隊競相利用“超越摩爾”，新的架構選擇和挑戰(zhàn)層出不窮。以超大規(guī)模硬件為例，其中一系列工作負載——數(shù)據(jù)庫分析、人工智能、微服務、視頻編碼和高復雜性計算算法——需要一系列處理器解決方案。性能、功耗和成本仍然至關重要，但現(xiàn)在架構師自己交付。沒有一種“最好”的架構；處理器必須設計為最好地服務于特定類別的工作負載和價格/性能配置文件。

多核架構挑戰(zhàn)

AWS Graviton2 有 64 個 Arm Neoverse N1 內(nèi)核，它們平鋪在單個芯片上的連貫網(wǎng)狀網(wǎng)絡中。其他設計已經(jīng)擴展到多芯片，芯片之間具有緩存一致的連接。多芯片實現(xiàn)為進一步增長和降低不太先進工藝成本的潛力開辟了空間。雖然這些新架構選項擴展了可能性，但它們也帶來了新的設計挑戰(zhàn)。在眾多選擇中，哪些架構真正能夠以合適的價格為合適的工作負載提供更高的吞吐量？

這里的一個問題是，應如何針對目標類應用程序的物理內(nèi)存對相干網(wǎng)狀網(wǎng)絡中的分布式系統(tǒng)緩存進行分區(qū)。優(yōu)化這些選擇，甚至優(yōu)化哪些 CPU 內(nèi)核最能滿足需求，都需要以周期級精度運行實際工作負載。高級模型根本不足以達到此目的。

圖：多芯片實現(xiàn)中不同的 I/O 延遲。（來源：Cadence）

連貫網(wǎng)格中的處理器陣列之間的通信延遲在單個裸片內(nèi)將相對一致，但在多裸片實現(xiàn)中裸片之間的延遲可能會有很大差異（見圖）。因此，設計發(fā)展出多種架構，可在未來使用——全連接網(wǎng)格、集線器和輻條內(nèi)存系統(tǒng)或其他 2D 和 3D 結(jié)構，其中一個小芯片提供大系統(tǒng)緩存和主內(nèi)存訪問。此外，堆棧中的其他小芯片相互通信，并通過集線器與主存儲器通信。

有效探索所有這些選項在很大程度上取決于針對實際工作負載準確建模性能。建模和分析只能在 RTL 域中使用仿真和原型進行探索。

SystemReady 合規(guī)性

服務器架構師面臨的另一種問題是操作系統(tǒng)兼容性。您可以直接在大多數(shù)筆記本電腦上啟動任何 Linux 發(fā)行版、虛擬機管理程序或 Windows。要在基于 Arm 的服務器上啟動，此責任由服務器制造商和 Arm 分擔。

Arm 開發(fā)了一個名為 SystemReady 的合規(guī)套件，以標準化一組最低要求，以解決這個問題和其他合規(guī)問題。PCIe 合規(guī)性是一個特別重要的組件，因為它直接為許多服務器接口協(xié)議提供或作為主要 I/O 的基礎，以實現(xiàn)快速存儲、快速網(wǎng)絡和芯片外連貫接口。這里特別重要的是通過 PCIe 進行遠程服務器引導。Arm 將此合規(guī)套件作為在 UEFI (BIOS) 層上運行的軟件提供。Cadence 與 Arm 合作了幾年，旨在將測試縮減為具有 PCIe 流量生成庫的最小裸機測試套件，該庫的仿真速度比 UEFI 測試套件更快，可以快速調(diào)整硬件調(diào)試。

服務器開發(fā)人員面臨的另一個挑戰(zhàn)是 PCIe 使用強排序的內(nèi)存模型。Arm 支持標準允許的松散排序的內(nèi)存模型。但只有強排序才能保證沒有死鎖。在松散訂購下，硬件/固件開發(fā)人員必須提供該保證。不幸的是，這無法通過合規(guī)性檢查。集成商必須再次在仿真器或原型系統(tǒng)上通過廣泛的用例測試證明設計是死鎖安全的。

使用 Cadence System 驗證 IP 的方法使工程師能夠在半天內(nèi)啟動并運行系統(tǒng)級測試套件，該套件可以根據(jù) SystemReady 要求驗證 PCIe 集成。此方法還可用于演示從連接到 PCIe 的閃存設備模型引導 SUSE Linux 和 Windows，這引起了高級服務器社區(qū)的極大興趣。

不僅適用于服務器

Arm Neoverse 平臺不僅是為高端服務器設計的。該家族已經(jīng)開始進入其他云應用程序和通信基礎設施，一直到邊緣。在其中一些應用程序中，多核架構已經(jīng)很重要。在大多數(shù)此類應用程序（例如汽車）中，對一系列開放和商業(yè)操作系統(tǒng)的開箱即用支持是必不可少的。

我相信用于自動生成系統(tǒng)級內(nèi)容和驗證系統(tǒng)級目標合規(guī)性的工具將在許多市場中具有廣泛的適用性。EDA 行業(yè)需要超越傳統(tǒng)的單接口單協(xié)議驗證 IP (VIP) 范圍，走向多接口多協(xié)議系統(tǒng)級 VIP 的新時代。