電子發(fā)燒友網報道（文/周凱揚）盡管制造工藝的推進速度已經放緩，芯片設計的復雜程度依然絲毫不減，對于芯片設計者來說，在這樣一個AI驅動的時代下，如果不能將AI為自己所用，無疑會讓自己乃至整個設計項目的效率停滯不前。雖說大家都已經察覺到AI開始滲透進EDA工具中，那么現階段的AI，究竟能解決哪些設計上的挑戰(zhàn)呢？

驗證

驗證是芯片設計中最大的挑戰(zhàn)之一，我們已經見識過了價格高昂的專用驗證硬件，以及驗證上云的潮流，這些都足以說明驗證是芯片設計中一個多么耗費資源的過程，這里指代的也不僅僅是硬件計算資源，還有時間資源。驗證所耗時間甚至可能高過其他流程，這些年諸多芯片開發(fā)團隊中的驗證工程師人數也在逐漸增長，增速甚至已經超過了設計工程師，然而業(yè)內卻很少有人去優(yōu)化驗證這個流程。

AI的出現終于讓這個缺口出現了松動，不少廠商都開始利用AI去優(yōu)化驗證這一流程，比如通過覆蓋率預測和激勵優(yōu)化來加速覆蓋率達標。Cadence也在今年發(fā)布了Verisium AI驅動驗證平臺，根據Cadence的說法，Verisium 的出現意味著SoC驗證從單運行單引擎算法，轉向了由AI和大數據輔助的多運行多引擎算法，從而減少了調試周轉時間、提高了調試效率，還會自動對失敗測試案例分類，減少人為分析的工作量。

模擬設計自動化

相對數字IC設計來說，模擬IC的設計顯然在自動化程度上還是差了不少的。在數字電路的設計過程中，整個流程的自由度是在逐級降低的。模擬電路設計雖然也是如此，但其下降幅度還是不比數字電路設計的，尤其是在布局布線和驗證上，所以自動化一直沒有提上日程，現階段大部分模擬電路設計主要還是取決于設計者本身的直覺、技能和經驗。

有了AI的幫助后，EDA工具在大量數據的訓練下給出了先進的機器學習算法，使得模擬電路的布局布線有了更高效的自動化流程，尤其是在約束提取和生成，布局優(yōu)化上，模擬電路的優(yōu)化和生成及仿真驗證也可以在AI驅動下獲得提速。如此一來，每個模擬電路設計的迭代數量會進一步減少，芯片的上市周期也隨之縮短。

系統集成

近幾年流行起來的UCIe、Chiplet、3D封裝等，其實都是一個系統集成的概念。以此引入的設計與制造優(yōu)化方案也受到了持續(xù)關注，比如DTCO等。如何集成更多的晶體管、更多的內存以及邏輯+內存集成，還有最后軟件聯合硬件的熱管理等，都是系統集成需要考慮的問題。


那么AI該如何從系統集成上進行優(yōu)化呢？答案就是提供一個更高效探索設計空間的路線，能夠給出預測模型和更快的實現方式，例如新思的DSO.ai和Fusion Complier，就提供了完備的AI設計方案，以求實現更好的PPA和更快的設計驗收。據了解，新思的這些方案最近在臺積電的N3E工藝上得到了驗證，為高性能計算、AI和移動設備等計算密集負載提供了增強的功耗、性能和良率。

寫在最后

其實一旦芯片設計進入AI輔助的時代，也對設計工程師們提出了相應的更高要求，因為不少低級設計問題已經被AI預測、優(yōu)化和生成給解決了。設計工程師們需要在更高層級的設計上實現創(chuàng)新，比如系統/軟件聯合優(yōu)化等等，這樣自己才不會被“優(yōu)化”掉。設計工程師們的專業(yè)技能，未來也會更加趨向于數據科學家需要掌握的技能，而數據科學家們也說不定會因此獲得搶設計工程師飯碗的機會。