層堆棧導(dǎo)出PDF時(shí)缺少底部表面處理層
在使用Altium Designer的過程中
我們收到許多用戶的提問
Q&A系列將針對用戶關(guān)注度較高的問題
請Altium技術(shù)專家為大家答疑解惑
為存檔而在*.PcbDoc中放置層堆棧表等文檔時(shí)可能會(huì)遇到一些問題，因?yàn)樗赡懿恢С炙行略鲈?，例如，表面處理層。Altium認(rèn)為舊方法有些過時(shí)，因此希望能引導(dǎo)您使用Draftsman。
我們建議使用Draftsman來滿足您所有的圖紙綜合輸出需求。Draftsman乍一看可能令人望而卻步，但是它其實(shí)可以變得簡單，僅需在 Draftsman頁面上添加一個(gè)堆棧層并將其配置為outjob的一部分即可。
以下是示例步驟：
1.在您的項(xiàng)目中添加一個(gè)新的Draftsman文檔，并使其在您的工作區(qū)中處于活動(dòng)狀態(tài)。
2.從菜單中選擇Place ? Layer Stack Legend，然后將圖層堆棧在頁面上。
3.保存Draftsman文檔。
4.在您的Outjob中，將剛剛創(chuàng)建的Draftsman添加至Documentation Outputs，并將其與Output Containers中的PDF對象鏈接。
審核編輯：湯梓紅
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報(bào)投訴
-
PDF
+關(guān)注
關(guān)注
1文章
177瀏覽量
36429 -
Altium Designer
+關(guān)注
關(guān)注
50文章
407瀏覽量
47310 -
Draftsman
+關(guān)注
關(guān)注
0文章
2瀏覽量
1613
原文標(biāo)題：【Q&A】層堆棧導(dǎo)出PDF時(shí)缺少底部表面處理層
文章出處：【微信號：AltiumChina，微信公眾號：Altium】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。
發(fā)布評論請先 登錄
相關(guān)推薦
熱點(diǎn)推薦
FPGA實(shí)現(xiàn)CNN卷積層的高效窗口生成模塊設(shè)計(jì)與驗(yàn)證
卷積神經(jīng)網(wǎng)絡(luò)（CNN)可以分為卷積層、池化層、激活層、全鏈接層結(jié)構(gòu)，本篇要實(shí)現(xiàn)的，就是CNN的卷積層中的window窗。
深度解讀ENEPIG表面處理：各金屬層厚度如何影響芯片可靠性？
在PCB板或封裝基板的制造過程中，表面處理工藝雖然不直接體現(xiàn)在最終產(chǎn)品的外表，但對后續(xù)焊接的可靠性以及芯片連接的穩(wěn)定性起著決定性作用。近年來，一種名為ENEPIG（化學(xué)鍍鎳鈀浸金）的工藝，因其卓越
三防漆和 PCB 板 “疏離、起皮、脫層”，90% 不是漆本身差，而是界面張力 / 表面能不匹配。
三防漆和 PCB 板 “疏離、起皮、脫層”，90% 不是漆本身差，而是界面張力 / 表面能不匹配。該如何自測如何解決？
不止于4層！華秋PCB 6層板爆款重磅上線
4層之后，再看6層上月，華秋PCB推出了4層板爆款，以“真香”價(jià)格引爆市場。今天，華秋PCB懷著更大的誠意，為您帶來承諾中的下一站——「華秋PCB6層板爆款」正式登場！不止于降價(jià)，我們
積層多層板的歷史、特點(diǎn)和關(guān)鍵技術(shù)
積層多層板的制作方式是在絕緣基板或傳統(tǒng)板件（雙面板、多層板）表面交替制作絕緣層、導(dǎo)電層及層間連接孔，通過多次疊加形成所需層數(shù)的多層印制板。
漢思新材料：底部填充膠工藝中需要什么設(shè)備
作用：去除基板表面油污、灰塵和氧化層，增強(qiáng)膠水與基板的附著力，減少因表面污染導(dǎo)致的氣泡和空洞。技術(shù)參數(shù)：功率500-3000W，處理時(shí)間1-10分鐘，氣體可選O?
混合壓層PCB板的成本如何控制？
? 控制混合壓層PCB板的成本需要從材料選擇、設(shè)計(jì)優(yōu)化、工藝控制等多方面綜合考量，以下是關(guān)鍵策略： 一、材料分層優(yōu)化 ? 高頻與普通材料混用 ? 核心信號層采用高頻板材（如Rogers
如何從PCB焊盤移除阻焊層和錫膏層
使用焊盤屬性中 Solder Mask Expansion 的 “ Tented ” 選項(xiàng)：該選項(xiàng)會(huì)移除所有阻焊層，導(dǎo)致焊盤頂層 / 底層的阻焊層無開口（即完全覆蓋）。阻焊層擴(kuò)展值為正值時(shí)表示向外擴(kuò)展，若需要阻焊
網(wǎng)線屏蔽層的核心作用
網(wǎng)線屏蔽層的設(shè)計(jì)是確保網(wǎng)絡(luò)信號穩(wěn)定傳輸?shù)暮诵募夹g(shù)之一，尤其在高電磁干擾（EMI）或射頻干擾（RFI）環(huán)境中，屏蔽層的材質(zhì)和類型直接影響網(wǎng)線的抗干擾能力、信號完整性以及使用壽命。本期我們將詳盡解析網(wǎng)線各類屏蔽層，看看他們的實(shí)力如何
凡億Allegro Skill工藝輔助之導(dǎo)出PDF
PDF文件能夠以圖形化的方式展示PCB的絲印層、元件位置、焊盤等信息，便于工程師、技術(shù)人員和生產(chǎn)人員快速理解設(shè)計(jì)意圖，方便設(shè)計(jì)人員、生產(chǎn)和客戶之間共享和查看，進(jìn)行設(shè)計(jì)評審、討論和反饋。導(dǎo)出的P
Altium智能導(dǎo)出PDF料單是空白
大家用Altium有沒有遇到過智能導(dǎo)出PDF包含的料單是空白的情況？
AD16沒有料單，AD25是空白.
發(fā)表于 07-03 16:18
PCB疊層設(shè)計(jì)避坑指南
分割區(qū)，否則導(dǎo)致回流路徑斷裂
差分對處理： 必須同層布線，長度偏差≤5mil，避免縱向?qū)掃咇詈?2、對稱設(shè)計(jì)消除應(yīng)力
銅厚鏡像對稱： 如L2/L3層均使用1oz銅箔
介質(zhì)對稱分布： 上下半?yún)^(qū)介質(zhì)厚度一致
發(fā)表于 06-24 20:09
半導(dǎo)體硅表面氧化處理：必要性、原理與應(yīng)用
半導(dǎo)體硅作為現(xiàn)代電子工業(yè)的核心材料，其表面性質(zhì)對器件性能有著決定性影響。表面氧化處理作為半導(dǎo)體制造工藝中的關(guān)鍵環(huán)節(jié)，通過在硅表面形成高質(zhì)量的二氧化硅（SiO?）
四層和七層負(fù)載均衡的核心區(qū)別
在現(xiàn)代分布式系統(tǒng)和云計(jì)算架構(gòu)中，負(fù)載均衡（Load Balancing, LB）是確保高可用性、可擴(kuò)展性和性能優(yōu)化的關(guān)鍵技術(shù)。負(fù)載均衡器根據(jù)不同的OSI模型層級工作，主要分為四層（L4）和七層（L7）兩種類型。它們各自適用于不同的場景，并在性能、功能和實(shí)現(xiàn)方式上存在顯著差
詳解原子層沉積薄膜制備技術(shù)
CVD 技術(shù)是一種在真空環(huán)境中通過襯底表面化學(xué)反應(yīng)來進(jìn)行薄膜生長的過程，較短的工藝時(shí)間以及所制備薄膜的高致密性，使 CVD 技術(shù)被越來越多地應(yīng)用于薄膜封裝工藝中無機(jī)阻擋層的制備。
評論