傳統(tǒng)的微控制器 （MCU） 架構(gòu)（具有處理器、片上閃存和外設(shè)輸入或輸出設(shè)備）40 多年來(lái)基本保持不變。然而，新興的應(yīng)用和用例正在顛覆這一長(zhǎng)期建立的設(shè)計(jì)范式，不斷變化的系統(tǒng)要求要求：

大量代碼和/或

大量的加工和性能

例如，考慮小型連接設(shè)備的激增，例如物聯(lián)網(wǎng)端點(diǎn)或運(yùn)行高級(jí)蜂窩或無(wú)線協(xié)議（如LTE-M，NB-IoT或Wi-Fi）的可穿戴設(shè)備。這些通信堆棧包含大量代碼，由于應(yīng)用軟件的龐大尺寸，通常不適合MCU的嵌入式閃存。

或者考慮人工智能 （AI） 和推理應(yīng)用程序的快速增長(zhǎng)，這些應(yīng)用程序需要在網(wǎng)絡(luò)邊緣具有大量的數(shù)據(jù)處理性能，這反過(guò)來(lái)又會(huì)導(dǎo)致高水平的功耗。為了滿足這些對(duì)更高性能和更高功率效率的雙重競(jìng)爭(zhēng)要求，設(shè)計(jì)人員可以在更現(xiàn)代的工藝技術(shù)（如 22nm 甚至更精細(xì)的幾何形狀）上構(gòu)建設(shè)計(jì)。但是，這些較新的工藝節(jié)點(diǎn)不提供片上閃存。

這些用例給邊緣設(shè)備設(shè)計(jì)人員帶來(lái)了挑戰(zhàn)：如何設(shè)計(jì)一種架構(gòu)，提供所需的性能和內(nèi)存空間來(lái)執(zhí)行大量代碼，同時(shí)遵守極低的功耗和更小的芯片尺寸的限制。

內(nèi)存擴(kuò)展架構(gòu)

答案是將部分或全部MCU閃存放置在片外，以就地執(zhí)行或XiP模式運(yùn)行。XiP 是一種直接從外部閃存執(zhí)行代碼的方法，而不是先將其從閃存復(fù)制到 RAM，然后從該 RAM 執(zhí)行程序。由于XiP架構(gòu)中的閃存位于芯片外部，因此設(shè)計(jì)人員不受芯片上存儲(chǔ)器數(shù)量的限制 - 外部存儲(chǔ)器可以根據(jù)需要大，以高效處理非常大的代碼集。

這種新型MCU架構(gòu)的一個(gè)主要例子是恩智浦的RT系列“交叉處理器”，例如 i.MX RT1050。設(shè)計(jì)靈活性是這些器件的主要優(yōu)勢(shì)之一，因?yàn)樗鼈儾话▋?nèi)部閃存，而是使用外部存儲(chǔ)器，這使得這些MCU能夠適應(yīng)應(yīng)用所需的任何大小的代碼和數(shù)據(jù)存儲(chǔ)器空間。此外，通過(guò)從芯片中移除嵌入式閃存，恩智浦能夠在芯片上放置其他功能，以幫助優(yōu)化以提高性能或能效。

將閃存放置在片外還可以在更先進(jìn)的工藝節(jié)點(diǎn)（低于 40nm）中制造處理器，以支持更高的處理速度、更高的能效和更低的成本。嵌入閃存具有挑戰(zhàn)性，尤其是在現(xiàn)代工藝技術(shù)中，嵌入閃存所需的額外制造步驟會(huì)顯著增加硅的成本。采用片上閃存設(shè)計(jì)的MCU必須吸收工藝成本（比不帶閃存的相同工藝版本貴約30%至40%），以及閃存本身的面積成本。

然而，要打造成功的XiP架構(gòu)，設(shè)計(jì)人員不能只使用任何閃存。串行閃存通常用于應(yīng)用程序存儲(chǔ)，例如PC中的BIOS。為此，閃存模塊的性能或電源效率并不是特別重要，因?yàn)樗鼉H在啟動(dòng)時(shí)用于將閃存的內(nèi)容復(fù)制到RAM。但是，當(dāng)閃存在 XiP 架構(gòu)中使用時(shí)，軟件會(huì)按需從外部存儲(chǔ)器中獲取，這意味著高性能和電源效率變得至關(guān)重要。

Adesto設(shè)計(jì)了一種閃存器件，該器件經(jīng)過(guò)專(zhuān)門(mén)優(yōu)化，可用作XiP微架構(gòu)的外部存儲(chǔ)器。Adesto EcoXiP Octal xSPI 非易失性存儲(chǔ)器 （NVM） 利用串行閃存技術(shù)的進(jìn)步來(lái)滿足高性能要求，使閃存設(shè)備能夠通過(guò)隨機(jī)訪問(wèn)來(lái)響應(yīng)來(lái)自恩智浦 RT1050 等設(shè)備的讀取請(qǐng)求，并以低延遲和高吞吐量提供指令和數(shù)據(jù)。

閃存挑戰(zhàn)1：性能瓶頸

在XiP架構(gòu)中構(gòu)建外部閃存系統(tǒng)以用作隨機(jī)存取存儲(chǔ)器存在許多挑戰(zhàn)。首先，處理器和外部閃存是獨(dú)立的設(shè)備，通過(guò)串行總線接口連接。在傳統(tǒng)的串行接口中，數(shù)據(jù)通過(guò)一條線路串行傳輸。這會(huì)帶來(lái)性能瓶頸和數(shù)據(jù)流延遲，尤其是在具有高性能要求的系統(tǒng)中。

Adesto 設(shè)計(jì)的 EcoXiP 能夠快速響應(yīng)來(lái)自主機(jī) MCU 的讀取請(qǐng)求，并以低延遲和高吞吐量提供指令和數(shù)據(jù)。事實(shí)上，EcoXiP 器件符合 JEDEC 最新的八通道 SPI 協(xié)議 （xSPI），使通信速度比單線串行閃存快得多。EcoXiP 提供多線智能串行外設(shè)接口，以加快 CPU 和外部閃存之間的數(shù)據(jù)流，允許數(shù)據(jù)一次通過(guò)八條并行數(shù)據(jù)線傳輸。

此外，EcoXiP 還具有雙倍數(shù)據(jù)速率 （DDR），這是高速 DRAM 中常見(jiàn)的功能。DDR 的工作原理是在串行時(shí)鐘的上升沿和下降沿上發(fā)送數(shù)據(jù)位?，F(xiàn)代串行閃存設(shè)備的時(shí)鐘速度大于 100MHz，并且由于發(fā)送數(shù)據(jù)位只需要半個(gè)時(shí)鐘周期，DDR 有可能使外部存儲(chǔ)器的吞吐量翻倍。將八通道接口與 DDR 功能相結(jié)合，可將 xSPI 協(xié)議在單線串行閃存上的吞吐量提高 16 倍。

EcoXiP 還通過(guò)減少命令接口的開(kāi)銷(xiāo)來(lái)解決延遲問(wèn)題?！皫Q行的突發(fā)讀取”命令的“連續(xù)”模式通過(guò)減少后續(xù)數(shù)據(jù)讀取所需的時(shí)鐘周期數(shù)，可以更快地訪問(wèn)數(shù)據(jù)。使用此命令消除了發(fā)送命令和地址的需要，然后在連續(xù)緩存未命中等待陣列訪問(wèn)時(shí)間（虛擬周期）。這樣可以在此類(lèi)訪問(wèn)中節(jié)省大約 20 個(gè)周期，從而減少 CPU 看到的平均延遲。

圖2 八進(jìn)制相對(duì)于四進(jìn)制的性能優(yōu)勢(shì)隨著失效率的提高（失誤率）的增加而增加

閃存挑戰(zhàn)2：電源效率

構(gòu)建具有獨(dú)立CPU和外部閃存的XiP系統(tǒng)的另一個(gè)挑戰(zhàn)是，除了互連所需的能量外，為這兩個(gè)獨(dú)立設(shè)備供電可能會(huì)增加系統(tǒng)的總能耗。EcoXiP 的設(shè)計(jì)通過(guò)在 XiP 模式下提供有競(jìng)爭(zhēng)力的功耗來(lái)降低這種風(fēng)險(xiǎn)。對(duì)于 133MHz 八通道 SPI 讀取，EcoXiP 讀取電流通常為 35mA，約為類(lèi)似八通道 SPI 器件速率的一半。此外，EcoXiP 還提供可配置強(qiáng)度的 I/O 驅(qū)動(dòng)程序。優(yōu)化驅(qū)動(dòng)程序的強(qiáng)度可最大程度地降低 CPU 和 EcoXiP 之間通信所需的功耗。

圖3 EcoXiP相對(duì)于競(jìng)爭(zhēng)對(duì)手八通道器件的功耗優(yōu)勢(shì) – 通過(guò)恩智浦 i.MX RT1050的CoreMark測(cè)試顯示，該測(cè)試具有指令緩存失效功能，可模擬任務(wù)切換和中斷處理

此外，EcoXiP 在 CPU 不需要閃存時(shí)提供深度省電和超深度掉電模式。在超深省電模式下，該器件通常消耗 200 納安電流，功耗極低，對(duì)喚醒時(shí)間的影響很小。

超深省電模式提供了XiP相對(duì)于基于RAM的系統(tǒng)的另一個(gè)優(yōu)勢(shì)。在該模式下，閃存的功耗明顯低于片上SRAM或外部DRAM。一些基于 RAM 的系統(tǒng)設(shè)計(jì)人員會(huì)選擇在深度睡眠時(shí)關(guān)閉內(nèi)存電源，但這需要從外部閃存重新加載 RAM，這是一項(xiàng)耗時(shí)且耗電的操作。

閃存挑戰(zhàn)3：無(wú)線更新

XiP系統(tǒng)設(shè)計(jì)人員面臨的另一個(gè)挑戰(zhàn)是提供一種對(duì)外部閃存上的程序信息執(zhí)行無(wú)線（OTA）更新的方法。使用 OTA 更新寫(xiě)入閃存可能會(huì)在較長(zhǎng)時(shí)間內(nèi)阻止閃存響應(yīng)讀取，從而阻止系統(tǒng)更新所需的下一條指令，從而導(dǎo)致處理死鎖。

EcoXiP 的并發(fā)讀寫(xiě)（也稱為隨寫(xiě)而讀或 RWW）允許主機(jī)處理器繼續(xù)從閃存陣列的分區(qū)讀取，同時(shí)修改另一部分的數(shù)據(jù)。例如，涉及對(duì)串行閃存的擦除和編程操作的定期數(shù)據(jù)記錄不會(huì)使XiP程序處于暫停狀態(tài)。借助 RWW 功能，編程期間的指令和數(shù)據(jù)獲取在閃存的不同分區(qū)中照常進(jìn)行。

Adesto與微電子行業(yè)開(kāi)放標(biāo)準(zhǔn)和出版物的全球領(lǐng)導(dǎo)者JEDEC密切合作，為MCU如何與XiP架構(gòu)中的串行閃存設(shè)備通信建立標(biāo)準(zhǔn)。Adesto 是第一家實(shí)施所有串行閃存 JEDEC 標(biāo)準(zhǔn)（包括 JESD216D、JESD251 和 JESD252）的閃存制造商，因此遵守這些標(biāo)準(zhǔn)的設(shè)計(jì)人員可以可靠地實(shí)施 EcoXiP，以構(gòu)建針對(duì) XiP 架構(gòu)優(yōu)化的高級(jí)設(shè)備。

結(jié)論

雖然片外閃存不是芯片設(shè)計(jì)人員面臨的所有挑戰(zhàn)的答案，甚至不是每個(gè)系統(tǒng)或應(yīng)用的答案，但XiP架構(gòu)能夠支持可擴(kuò)展的外部軟件和數(shù)據(jù)存儲(chǔ)器空間，以滿足新興用例，特別是邊緣物聯(lián)網(wǎng)和人工智能應(yīng)用。將外部串行閃存與嵌入式處理器結(jié)合使用，可提供高度可擴(kuò)展的平臺(tái)，以應(yīng)對(duì)當(dāng)今不斷發(fā)展的嵌入式系統(tǒng)的許多挑戰(zhàn)。

審核編輯：郭婷