在FPGA開發(fā)設計中，我們可能會經歷由于資源占用過高的情況，例如BRAM、LUT和URAM等關鍵資源利用率達到或超過80％，此時出現(xiàn)時序違例是常有的事，甚至由于擁塞導致布線失敗，整個FPGA工程面臨無法生成bit文件的危險。

那么，有沒有辦法來解決這類問題呢？

此類問題是FPGA設計實現(xiàn)中比較棘手的問題，Xilinx針對7系列及以后的UltraScale／UltraScale＋等，提出了UltraFast設計方法論，用于指導該系列器件的成功設計和實現(xiàn)，完成復雜系統(tǒng)設計。

時序收斂是指設計滿足所有的時序要求。針對綜合采用正確的 HDL 和約束條件就能更易于實現(xiàn)時序收斂。通過選擇更合適的 HDL、約束和綜合選項，經過多個綜合階段進行迭代同樣至關重要，如下圖所示。

Xilinx提出的實現(xiàn)快速收斂的設計方法論

FPGA布線擁塞怎么辦？

如果關鍵路徑在擁塞區(qū)域內或者緊鄰擁塞區(qū)域，或者是資源利用率較高，都會導致時序收斂困難。在很多情況下，擁塞會消耗大量的布線時間，甚至布線失敗。如果布線延遲顯著大于預期值，那么我們就得考慮降低設計的擁塞程度。

在確保時序約束和物理約束正確的情況下，我們可以通過以下方法解決擁塞問題。

1．擁塞類型

Xilinx FPGA布線結構包括東、南、西、北共4個方向不同長度的互聯(lián)資源。擁塞區(qū)域以最小的正方形體現(xiàn)，這個正方形覆蓋了相鄰的互聯(lián)資源或CLB單元。

“Device”視圖中的擁塞等級和擁塞區(qū)域

擁塞包括3種類型：全局擁塞、短線擁塞和長線擁塞。

擁塞類型

2．生成設計擁塞報告

為了檢查擁塞程度，我們可以基于布局之后生成的DCP，通過以下Tcl命令生成設計擁塞報告。

report＿design＿analysis －congestion －name cong

分析擁塞時，工具報告的等級可按下表所示方式進行分類。擁塞等級為 5 或更高時，通常會影響 QoR 并且必然會導致布線器運行時間延長。

為幫助識別擁塞，Report Design Analysis命令支持生成擁塞報告以顯示器件的擁塞區(qū)域，以及這些區(qū)域內存在的設計模塊的名稱。此報告中的擁塞表會顯示布局器和布線器算法發(fā)現(xiàn)的擁塞區(qū)域。下圖顯示了擁塞表示例。

擁塞表

“Placed Maximum”、“Initial Estimated Router Congestion”和“Router Maximum”擁塞表可提供有關東西南北四個方向上擁塞最嚴重的區(qū)域的信息。選中該表中的窗口時，在“Device”窗口中會突出顯示對應的擁塞區(qū)域。

3．生成設計復雜性報告

我們也可以通過設計復雜性報告來預判是否出現(xiàn)擁塞。我們可以對布局生成的DCP，通過以下Tcl命令生成設計復雜度報告。

report＿design＿analysis －complexity －name comp

復雜性報告 （Complexity Report） 可按頂層設計和／或層級單元的葉節(jié)點單元的類型顯示 Rent 指數(shù) （Rent Exponent）、平均扇出 （Average Fanout） 和分布方式。Rent 指數(shù)是指在使用min－cut算法以遞歸形式對設計進行分區(qū)時，網表分區(qū)的端口數(shù)量和單元數(shù)量之間的關系。其計算方法與在全局布局期間布局器所使用的算法類似。因此，它可準確表明布局器所面臨的困難，當設計的層級與在全局布局期間所發(fā)現(xiàn)的物理分區(qū)匹配良好時尤其如此。

Rent 指數(shù)較高的設計表示此類設計中包含邏輯緊密相連的分組，并且這些分組與其它分組同樣連接緊密。這通?？衫斫鉃槿植季€資源利用率較高并且布線復雜性也更高。此報告中提供的 Rent 指數(shù)是根據未布局和未布線的網表來計算的。完成布局后，相同設計的 Rent 指數(shù)可能改變，因為它基于物理分區(qū)而不是邏輯分區(qū)。

復雜性報告

Rent 指數(shù)的典型范圍

“平均扇出”典型范圍

4．解決擁塞問題

根據前文所述造成擁塞的原因，我們可以采用以下辦法解決布線擁塞問題。

擁塞原因1：過多的MUXF（將MUXF轉化為LUT）

方法1：利用模塊化綜合技術，對特定模式設置MUXF＿REMAPPING：

set＿property BLOCK＿SYNTH．MUXF＿MAPPING 1 ［get＿cells top／instance］

方法2：在opt＿design階段使用－remap選項：

opt＿design －mux＿remap －remap

方法3：針對特定MUXF設置MUXF＿REMAP屬性為ture

set＿property MUXF＿REMAP 1 ［get＿cells －h(huán)ier－filter ｛NAME＝～ cpu＊＆＆ REF＿NAME＝～MUXF＊｝］

擁塞原因2：過長的進位鏈（將進位鏈轉化為LUT）

方法1：在opt＿design階段使用－remap選項：

opt＿design －carry＿remap －remap

方法2：針對特定MUXF設置CARRY＿REMAP屬性

set＿property CARRY＿REMAP 2 ［get＿cells －h(huán)ier－filter ｛ REF＿NAME＝＝CARRY8｝］

擁塞原因3：過多的控制集（合并控制集）

方法1：利用模塊化綜合技術，對特定模式設置CONTROL＿SET＿THRESHOLD：

set＿property BLOCK＿SYNTH． CONTROL＿SET＿THRESHOLD 10 ［get＿cells top／instance］

方法2：在opt＿design階段，使用－control＿set＿merge合并等效控制集

opt＿design －control＿set＿merge

方法3：在opt＿design階段，使用merge＿equivalent＿drivers合并等效控制集，包括非控制邏輯

opt＿design －merge＿equivalent＿drivers

擁塞原因4：過多的LUT整合（阻止LUT整合）

方法1：利用模塊化綜合技術，對特定模式設置LUT＿COMBINING：

set＿property BLOCK＿SYNTH． LUT＿COMBINING 0 ［get＿cells top／instance］

方法2：設定LUT的LUTNM屬性為空：

set＿property LUTNM “”［get＿cells hier－filter ｛REF＿NAME ＝～LUT＊＆＆ NAME＝～inst｝］

在綜合階段，除了使用以上的方法外，對于IP，我們最好采用OOC的綜合方式。

在實現(xiàn)階段，可以選擇適當?shù)膶崿F(xiàn)策略來緩解擁塞。對于UltraScale系列芯片，可嘗試采用“Congestion＿＊”策略緩解擁塞；對于UltraScale＋系列芯片，可嘗試采用“performance＿NetDelay＿＊” 策略緩解擁塞。如下圖所示。

實現(xiàn)時解決擁塞策略

當然，我們也嘗試采用“performance＿ExtraTimingOpt” 策略進行時序優(yōu)化，但可能無法解決擁塞問題。

FPGA算法工程師

審核編輯 ：李倩