微電子制造中的靜電問(wèn)題都是存在于眾多微小的細(xì)節(jié)之中。 微電子制造中存在大量的生產(chǎn)工序會(huì)產(chǎn)生并累積靜電。 靜電的直接影響之一就是通過(guò)靜電感應(yīng)作用將臨近的微電子器件（確切而言，是其中的大量金屬線路）充電至高靜電位。

而微電子制造中涉及的許多電氣測(cè)試機(jī)臺(tái)（IC封測(cè)工廠就含有大量的電測(cè)工序），就是典型的CDM（Charged Device Model,器件帶電放電模型） ESD關(guān)鍵工序（100%會(huì)發(fā)生CDM ESD），由此導(dǎo)致微電子器件的電性不良風(fēng)險(xiǎn)（主要是器件中的絕緣膜層漏電流過(guò)大，如gate oxide）必須得到重視并采取有效的管控措施；

而電氣測(cè)試機(jī)臺(tái)中的testing socket（測(cè)試插座）尤其是其中的器件裝載導(dǎo)引機(jī)構(gòu)大都采用絕緣塑膠或陶瓷材質(zhì)，每顆器件的測(cè)試過(guò)程都會(huì)發(fā)生器件封裝體與testing socket導(dǎo)引機(jī)構(gòu)件之間的摩擦靜電起電，隨著測(cè)試機(jī)臺(tái)測(cè)試越來(lái)越多的器件，如果testing socket上累積的靜電得不到及時(shí)的有效消除，越到后面測(cè)試的器件發(fā)生CDM ESD導(dǎo)致的電氣失效不良風(fēng)險(xiǎn)就越高。

當(dāng)前基于28nm制程及以下的IC已經(jīng)占比將近50%，其最高承受的CDM ESD電壓大部分不超過(guò)100V。其中，最新的7nm、5nm制程的5G IC，CDM耐壓更是降至50V以下，這種IC的設(shè)計(jì)與制程變化，給集成電路前段制造-Wafer Fab、集成電路后段制造-封裝與測(cè)試、以及SMT工廠的生產(chǎn)工藝中的ESD防護(hù)帶來(lái)了非常大的挑戰(zhàn)。

審核編輯 ：李倩