建筑集成定時(shí)電源（BITS）是網(wǎng)絡(luò)同步中廣泛使用的一種時(shí)鐘。它是需要同步的網(wǎng)絡(luò)內(nèi)所有已部署設(shè)備的主定時(shí)電源。DS26504是BITS時(shí)鐘恢復(fù)元件，可用于這些應(yīng)用。該器件的接收器部分可以從 T1、E1、64kHz 復(fù)合時(shí)鐘 （64KCC） 和 6312kHz 同步定時(shí)接口恢復(fù)時(shí)鐘。

DS26504的一個(gè)重要模塊是其抖動(dòng)衰減器，它無(wú)需專(zhuān)用晶振即可工作，并使用MCLK工作。DS26504內(nèi)置無(wú)晶振抖動(dòng)衰減器，具有旁路模式，用于T1和E1工作。

圖1所示的抖動(dòng)衰減器可以插入發(fā)射或接收路徑。

圖1.DS26504原理框圖

寄存器線路接口控制1（LIC1）（圖2）允許客戶(hù)選擇抖動(dòng)衰減器的位置（在Rx或Tx路徑中），并打開(kāi)或關(guān)閉抖動(dòng)衰減器。此外，抖動(dòng)衰減器可以通過(guò)JABDS位（LIC1.2）設(shè)置為32位或128位的深度。128 位模式用于預(yù)計(jì)會(huì)出現(xiàn)較大漂移偏移的應(yīng)用程序。32 位模式用于延遲敏感型應(yīng)用。

圖2.寄存器線接口控制 1 說(shuō)明。

請(qǐng)注意，圖2中分層數(shù)字接口的物理和電氣特性在G.703 ITU同步標(biāo)準(zhǔn)中定義。

在本應(yīng)用筆記中，如圖3所示，DS26504輸入信號(hào)表示為G.703，DS26504的主時(shí)鐘表示為MCLK，從輸入信號(hào)中恢復(fù)的時(shí)鐘命名為RCLK。

圖3.DS26504系統(tǒng)框圖

抖動(dòng)衰減器操作

DS26504內(nèi)部的抖動(dòng)衰減器采用恒定平均延遲架構(gòu)。這意味著輸入時(shí)鐘和主時(shí)鐘（MCLK）之間的頻率差會(huì)導(dǎo)致抖動(dòng)衰減器為輸出時(shí)鐘選擇離散延遲。輸出時(shí)鐘延遲以 1 個(gè) UI 步長(zhǎng)發(fā)生，每 2ppm 的頻率差就會(huì)發(fā)生。由于主時(shí)鐘輸入通常來(lái)自晶體振蕩器（XO），因此主時(shí)鐘頻率隨溫度變化而變化。如果溫度變化足夠大，則頻率差達(dá)到輸出時(shí)鐘 （RCLK） 偏移 1 UI 的點(diǎn)。

在這種情況下，如圖4所示，恢復(fù)時(shí)鐘（RCLK）每2ppm的頻率差就會(huì)解鎖并再次鎖定，這可以稱(chēng)為“相位滑移”。如果主時(shí)鐘頻率穩(wěn)定且輸入信號(hào)的頻率發(fā)生變化，則會(huì)出現(xiàn)相同的現(xiàn)象。

圖4.G.703 和 MCLK 之間的頻率差會(huì)在 RCLK 上產(chǎn)生相位滑移。

在諸如電信設(shè)備的定時(shí)單元等應(yīng)用中，系統(tǒng)可以同步到輸入的G.703信號(hào)，當(dāng)發(fā)生相位滑移并在數(shù)據(jù)通信中引入錯(cuò)誤時(shí)，BITS輸入可能會(huì)被取消資格。

此外，如果在最大時(shí)間間隔誤差 （MTIE） 和時(shí)間偏差 （t開(kāi)發(fā)） 使用長(zhǎng)達(dá) 20 分鐘的觀察時(shí)間的測(cè)量，測(cè)試失敗。

因此，考慮到抖動(dòng)清除可以從BITS之后的第二個(gè)PLL進(jìn)行管理，建議在定時(shí)單元應(yīng)用中保持抖動(dòng)衰減器關(guān)閉，該P(yáng)LL通常用于管理其他同步源（見(jiàn)圖5）。

圖5.DS26504在典型定時(shí)單元應(yīng)用中的應(yīng)用。

不使用抖動(dòng)衰減器時(shí)，由于輸入信號(hào)采樣，恢復(fù)的信號(hào)會(huì)受到62.4ns范圍內(nèi)的高頻抖動(dòng)的影響（見(jiàn)圖6）。

圖6.當(dāng) G.703 和 MCLK 之間的頻率差大于 1Hz 時(shí)，恢復(fù)時(shí)鐘 （RCLK） 上的高頻抖動(dòng)。

如圖7所示，G.703和MCLK之間的頻率差異非常小，在1Hz（0.5ppm）范圍內(nèi)，會(huì)在RCLK上引入漂移（低頻抖動(dòng)）。

圖7.抖動(dòng)類(lèi)型根據(jù) G.703 和 MCLK 之間的頻率差異而變化。

雖然高頻抖動(dòng)可以很容易地從后續(xù)PLL中消除，但其帶寬不足以消除漂移。

在此拐角條件下，影響RCLK的漂移會(huì)在最大時(shí)間間隔誤差（MTIE）和時(shí)間偏差（t開(kāi)發(fā)） 測(cè)試。

通過(guò)選擇頻率高于預(yù)期輸入信號(hào)范圍的信號(hào)作為主時(shí)鐘（MCLK），可以避免這種情況。例如，如圖8所示，假設(shè)輸入信號(hào)為2.048MHz±5ppm，為了避免漂移，主時(shí)鐘可以選擇為2.048MHz + 15ppm。

圖8.根據(jù)輸入信號(hào)范圍選擇MCLK頻率可以避免RCLK上的漂移。

通過(guò)這種安排，RCLK會(huì)受到高頻抖動(dòng)的影響，而高頻抖動(dòng)可以很容易地從PLL跟隨位中消除。

結(jié)論

在定時(shí)單元應(yīng)用中，建議保持抖動(dòng)衰減器關(guān)閉，以避免上述相位滑移。

為避免漂移，在抖動(dòng)衰減器關(guān)閉的情況下，G.703信號(hào)和主時(shí)鐘（MCLK）之間的頻率差必須大于1Hz。

審核編輯：郭婷