今年P(guān)C行業(yè)的內(nèi)卷還在持續(xù)，尤其AMD和Intel的技術(shù)與產(chǎn)品競(jìng)爭(zhēng)仍處于膠著狀態(tài)。AMD這邊的Zen 4架構(gòu)表現(xiàn)雖然未如預(yù)期，但這家公司的新年產(chǎn)品仍有不少亮點(diǎn)。

月初的CES上，AMD面向個(gè)人電腦發(fā)布的新款Ryzen 7000系列CPU中，繼續(xù)包含了采用3D V-Cache的型號(hào)，且相比去年多有強(qiáng)化。我們此前特別撰文談過(guò)3D V-Cache技術(shù)——簡(jiǎn)而言之，這是一種增加處理器L3 cache的方案：將L3 cache單獨(dú)作為一片die(Extended L3 Die，以下簡(jiǎn)稱L3D)，以先進(jìn)封裝的方式疊到原本的處理器die上方，大幅增加CPU的cache容量。

其實(shí)在去年的IEEE ISSCC上，AMD有進(jìn)一步詳述3D V-Cache技術(shù)。這次我們也借著AMD的新品發(fā)布，來(lái)再度談?wù)勥@項(xiàng)給CPU堆cache的技術(shù)。

這次堆了更多的L3 cache

處理器采用更大的、在垂直方向疊起來(lái)的L3 cache，在PC市場(chǎng)上，是AMD于游戲用戶的殺手锏——隔壁Intel沒(méi)有用這項(xiàng)技術(shù)。所以3D V-Cache現(xiàn)階段還真是AMD在市場(chǎng)上差異化競(jìng)爭(zhēng)的組成部分。不過(guò)我們此前也特別撰文提到過(guò)，面向個(gè)人電腦市場(chǎng)的CPU，堆L3 cache的價(jià)值并沒(méi)有那么大：主要價(jià)值都在游戲上，對(duì)其他PC應(yīng)用(比如生產(chǎn)力產(chǎn)經(jīng))甚至有負(fù)加成。

AMD本身也將這個(gè)系列的型號(hào)主要定位于游戲用戶，但這次發(fā)布的新品部分彌補(bǔ)了上代產(chǎn)品的不少短板。

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CES上AMD發(fā)布了3款采用3D V-Cache的處理器：Ryzen 9 7950X3D、7900X3D和Ryzen 7 7800X3D。初代采用3D V-Cache的處理器就只有一款;這次AMD顯然是在初代試水之后，更看好這項(xiàng)技術(shù)了。

其中最高配的Ryzen 9 7950X3D為16核心。由于3D堆疊能讓L3 cache增多64MB，所以7950X3D的L3 cache總?cè)萘繛?28MB。值得一提的是，7950X3D核心睿頻達(dá)到了5.7GHz，與原本沒(méi)有堆3D V-Cache的7950X一樣;只不過(guò)基頻相比7950X降低了300MHz。

這一點(diǎn)之所以重要是因?yàn)?，上代?800X3D睿頻只有4.5GHz——這就讓5800X3D，在除游戲之外的其他絕大部分負(fù)載中，性能弱于原版5800X。堆疊cache，還是要讓核心部分付出代價(jià)的。這次睿頻沒(méi)降，也就不至于讓更依賴核心峰值性能的負(fù)載受到太多不良影響——雖然基頻還是略有下降的。

與此同時(shí)7950X3D標(biāo)定的TDP為120W，PPT(Package Power Tracking)162W。這兩個(gè)標(biāo)稱值還低于原版7950X的170W/230W，可能是因?yàn)榛l下降、全核睿頻相對(duì)不帶L3D的7950X更低、以及新增cache die容許略高的運(yùn)行溫度。有一點(diǎn)格外值得一提，7950X3D這個(gè)處理器16個(gè)核心，按照Z(yǔ)en 4架構(gòu)是分成了兩個(gè)CCD(Core Complex Die)的——也就是兩片die，每片die有8個(gè)核心。

只有一片die是疊了L3D的：Lisa Su最早在發(fā)布會(huì)上展示的3D V-Cache處理器也是只在一片die上疊cache(上圖中左上的那片die)，另一片仍然是普通的CCD die(右上那片die;下面較大的那片是I/O die)。沒(méi)有疊cache的CCD die上的核心才能用上最高頻率，而疊了3D V-Cache這邊的核心做不到全速運(yùn)轉(zhuǎn)(或這片die的全核睿頻更受限制)。所以3D V-Cache依然對(duì)堆疊的那片L3D的處理器核心性能產(chǎn)生了少許影響。

基于這一點(diǎn)，AMD目前正在跟微軟合作進(jìn)行Windows優(yōu)化，AMD芯片組驅(qū)動(dòng)能夠識(shí)別不同的游戲，選擇更傾向于堆疊了L3D的CCD，還是更傾向于沒(méi)有疊cache的CCD。

另外兩個(gè)型號(hào)7900X3D和7800X3D，分別是12核心+128MB L3 cache，以及8核心+96MB L3 cache。在7800這個(gè)型號(hào)上，AMD今年只推了帶L3D的7800X3D，而沒(méi)有出不帶L3D的版本，所以沒(méi)法做規(guī)格上的直接比較了。

再有就是上代5800X3D是無(wú)法對(duì)核心做超頻的，這代的三顆處理器開(kāi)始支持自動(dòng)超頻PBO，以及使用Curve Optimizer;只不過(guò)仍然無(wú)法直接進(jìn)行超頻操作。

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AMD宣稱，Ryzen 9 7950X3D相比于Intel酷睿i9-13900K，在游戲中的表現(xiàn)領(lǐng)先13-24%;部分生產(chǎn)力應(yīng)用領(lǐng)先4-52%。不過(guò)從AMD此前給出第一方數(shù)據(jù)的可信度來(lái)說(shuō)，這個(gè)數(shù)據(jù)還是僅供參考。而從此前5800X3D的游戲表現(xiàn)來(lái)看，這代處理器的1080p分辨率游戲表現(xiàn)應(yīng)該的確會(huì)相當(dāng)不錯(cuò)——非常值得期待。

3D V-Cache技術(shù)更大的服務(wù)場(chǎng)景應(yīng)該是面向服務(wù)器的Epyc處理器。去年AMD把3D V-Cache應(yīng)用到了挺多Epyc處理器上，從16-64核處理器都有。8個(gè)CCD的Epyc處理器，如果每個(gè)都疊上L3D，則處理器總共能堆出768MB的L3 cache——這個(gè)數(shù)字以前還真是不可想象。

3D緩存是早有“預(yù)謀”的

AMD暫時(shí)還沒(méi)有公布這幾顆芯片的售價(jià)。從去年的情況來(lái)看，3D V-Cache版本會(huì)比原版貴一些——最終售價(jià)對(duì)于用戶來(lái)說(shuō)，基本就是在更多的核心數(shù)和更大的cache容量之間做抉擇，看你更愿意為SRAM買單，還是為邏輯電路買單了——這還真得看用戶購(gòu)買CPU的真實(shí)用途在哪兒了，因?yàn)樵龃驦3 cache容量呈現(xiàn)出了顯著的邊際遞減效應(yīng)：增加cache命中率帶來(lái)的那點(diǎn)紅利，很多時(shí)候無(wú)法抵消延遲增加造成的不良影響。

從去年IEEE的技術(shù)匯報(bào)來(lái)看，半導(dǎo)體制造工藝雖然還在進(jìn)步，但器件微縮主要體現(xiàn)在邏輯電路方向上，SRAM bitcell尺寸的縮減速度急劇放緩，尤其從臺(tái)積電N5到N3工藝，SRAM單元面積微縮幅度是5%。而且很快要大規(guī)模量產(chǎn)的N3E工藝，SRAM單元面積還要增大。這其實(shí)是技術(shù)發(fā)展過(guò)程中的桎梏。

3D V-Cache是符合這樣的時(shí)代發(fā)展主旋律的，也就是把SRAM往垂直方向去堆。而且這也增加了產(chǎn)品SKU的靈活性，畢竟很多應(yīng)用場(chǎng)景其實(shí)并不需要那么大的cache。AMD表示，在沒(méi)有增加橫向datapath距離的情況下就增加cache容量，保持動(dòng)態(tài)低功耗和低延遲的同時(shí)，也縮減了封裝尺寸——節(jié)約的尺寸可以用來(lái)做其他事，比如說(shuō)增加更多的核心。

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3D V-Cache處理器總體包含三個(gè)組成部分，CCD(上圖最下層)、L3D(上層中間部分)和結(jié)構(gòu)支持die(兩側(cè)的die)。對(duì)AMD Zen架構(gòu)處理器有了解的同學(xué)應(yīng)該很清楚CCD是什么——現(xiàn)在的架構(gòu)中，大體上8個(gè)核心構(gòu)成一個(gè)CCD(如下圖)，當(dāng)然CCD內(nèi)部本身也是有L3 cache的。比如說(shuō)原版Ryzen 9 7950X，兩片CCD總共配有64MB L3 cache。

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不過(guò)AMD在ISSCC上說(shuō)，往CCD上面堆L3D并不是臨時(shí)起意。對(duì)于3D V-Cache的支持，無(wú)論是架構(gòu)上還是物理電路上，都是從此前Zen 3處理器設(shè)計(jì)之初就做好了準(zhǔn)備的。也就是說(shuō)從最初設(shè)計(jì)CCD、還沒(méi)有向市場(chǎng)推出3D V-Cache版本的處理器之時(shí)，CCD上面就預(yù)留了必要的邏輯電路以及TSV(硅通孔)信號(hào)pad。這就極大地節(jié)省了NRE成本、減少了掩膜組數(shù)量，簡(jiǎn)化了整體的chiplet設(shè)計(jì)。

換句話說(shuō)，Zen 3架構(gòu)的CCD原生就支持L3D擴(kuò)展，包括TSV柱。AMD表示這種預(yù)留會(huì)對(duì)面積造成大約4%的影響——也就是需要額外4%的面積。

往上疊加的L3D這片die，制造工藝和CCD是一樣的。Wikichip在分析文章中提到，L3D內(nèi)部有13層銅層，和1層鋁層。L3D的確就是純粹的cache die。在Zen 3架構(gòu)那一代(即Ryzen 5000系列，臺(tái)積電N7工藝)，L3D總共64MB SRAM，面積41mm2。



來(lái)源：Wikichip

L3D疊在上層，剛好覆蓋差不多一半的CCD;L3D僅位于CCD部分的L2/L3 cache區(qū)域上方——因?yàn)閏ache區(qū)域的功率密度相對(duì)更低，則 3D堆疊產(chǎn)生的散熱影響會(huì)相對(duì)更小一些。CCD上面的L3 cache設(shè)計(jì)為16-way set associative;總共8個(gè)切片，每片4MB。L3D也是這種設(shè)定。

所以L3D也是8個(gè)切片，每片包含8MB數(shù)據(jù)，和816KB的tags/LRU。上一代的5800X3D因此就有了總共96MB L3 cache。AMD提供的數(shù)據(jù)是，新增堆疊的L3 cache，只會(huì)有增多4個(gè)周期的延遲。

除了CCD和疊在上面的L3D之外，還有做結(jié)構(gòu)支持的die——在L3D旁邊，也就是相對(duì)的位于下層CCD的處理器核心區(qū)域上方。這是一種物理結(jié)構(gòu)上的輔助設(shè)計(jì)，主要是在鍵合(bonding)過(guò)程中;與此同時(shí)也作為CPU die的散熱通道：結(jié)構(gòu)支持die需要在Z軸達(dá)成高度的匹配，畢竟最終封裝的散熱頂蓋也需要與die做到充分接觸。

還有機(jī)會(huì)再往上疊

AMD說(shuō)L3D的設(shè)計(jì)是往高密度、低功耗的方向走的。實(shí)際在Zen 2走向Zen 3架構(gòu)的時(shí)候，AMD就為處理器選擇了高密度SRAM bitcell(而非高電流單元)。如此一來(lái)，每個(gè)核心分配到的L3 cache切片容量就更大，同時(shí)保持die面積可控。

L3D則用了高密度的8T SRAM bitcell，有功耗方面的紅利。其他縮減功耗的特性還包括用更高Vt的器件、floating bitline，以及一些電源門控技術(shù)。

Zen 2到Zen 3架構(gòu)變化過(guò)程中，每個(gè)CCX(core complex)的核心數(shù)翻番到8個(gè)，則核間通訊架構(gòu)就需要重做。Zen 2時(shí)代，CCX內(nèi)部的核心數(shù)還沒(méi)有這么多，所以采用crossbar型核間通訊。到了Zen 3，Wikichip在剖析文章里提到，由于核心數(shù)增多，所以核間通訊改用ring bus雙向環(huán)形總線。Zen 3每個(gè)CCD的L3 cache是32MB(不加L3D的情況下)，分成8個(gè)切片(每核心4MB)，也就是8 stops。

在新增L3D以后，每核心可分配到的L3 cache增大至12MB，仍然是雙向環(huán)形總線(64MB L3D，每個(gè)切片8MB——加上原本CCD上每個(gè)切片4MB，也就是每個(gè)stop 12MB)。

有關(guān)供電的詳情，由于篇幅原因不做贅述。有興趣的讀者可以去看一看Wikichip的分析。簡(jiǎn)單來(lái)說(shuō)，CCD有三種主要供電軌，RVdd——用于L3 cache logic;Vdd是為核心供電的;VddM針對(duì)L2和L3數(shù)據(jù)bitcell做門控供電。

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這里再談一下Hybrid Bonding混合鍵合。3D V-Cache的3D堆疊采用的是Hybrid Bonding方案，此前初代產(chǎn)品在做宣傳的時(shí)候，很多同學(xué)就應(yīng)該已經(jīng)知道了。這在高性能處理器上應(yīng)該是Hybrid Bonding的首個(gè)應(yīng)用。這種混合鍵合能夠把兩片wafer或者兩片die鍵合到一起，而且是直接的銅到銅——電介質(zhì)到電介質(zhì)的互聯(lián)，而不用microbump。



來(lái)源：GlobalFoundries

具體到臺(tái)積電的技術(shù)，用的SoIC工藝的F2B(face-to-back)鍵合。封裝時(shí)，CCD本身面朝下，以C4介面面向substrate;CCD的背面通過(guò)薄化(thinned down)露出TSV;然后L3D die同樣面朝下，混合鍵合到CCD上;最后把結(jié)構(gòu)支持die鍵合上去。就微觀層面來(lái)看，L3D的M13金屬層通過(guò)BPV(Bond Pad Via)連接到BPM(Bond Pad Metal)上。

AMD說(shuō)，3D V-Cache應(yīng)用的SoIC封裝能夠做到最小9μm的TSV間距。這種較小的間距，本來(lái)也就是Hybrid Bonding的優(yōu)勢(shì)所在，此前電子工程專輯談先進(jìn)封裝工藝的文章詳細(xì)闡述過(guò)。不過(guò)TechInsights的逆向工程顯示，Zen 3架構(gòu)的這代產(chǎn)品TSV間距是17μm。理論上最新發(fā)布且采用了新制造工藝的Ryzen 7000系列3D V-Cache新品應(yīng)該進(jìn)一步讓這個(gè)間距下降了。

Hybrid Bonding本身包括低電阻之類的優(yōu)勢(shì)就不多談了，畢竟也還算知名;顯著更小的互聯(lián)間距才是其相比其他方案的真正優(yōu)勢(shì)。

最后值得一說(shuō)的是，臺(tái)積電的F2B SoIC這套方案是完全可重復(fù)操作的。也就是說(shuō)L3D本身的背面可以再做一次這樣的鍵合。那么理論上就能再往上堆L3D了。而且Wikichip認(rèn)為，操作上所需的改動(dòng)并不大——只不過(guò)需要供電方面的一些調(diào)整，供電到疊層上方，以及一些Die-to-Die信號(hào)的額外邏輯電路。

還是那句話，雖說(shuō)就個(gè)人電腦來(lái)說(shuō)，再增大L3 cache對(duì)于絕大部分非游戲類應(yīng)用而言并沒(méi)有太大價(jià)值，甚至產(chǎn)生副作用;但當(dāng)應(yīng)用方向明確為存儲(chǔ)敏感型的，那么大cache就會(huì)非常有價(jià)值。

想必新發(fā)布的三款采用了3D V-Cache的處理器，能夠在新一年的游戲應(yīng)用上大殺四方了。等產(chǎn)品發(fā)布時(shí)，可以看看它們與酷睿i9-13900K的對(duì)比結(jié)果，畢竟這代酷睿處理器也大幅增加了cache容量，而且核心數(shù)和頻率都提高了。而且在游戲設(shè)定更高分辨率時(shí)，3D V-Cache的優(yōu)勢(shì)可能逐漸消失。當(dāng)然對(duì)Epyc客戶而言，關(guān)注點(diǎn)可能又不同了。







審核編輯：劉清