跨時(shí)鐘域是FPGA設(shè)計(jì)中最容易出錯(cuò)的設(shè)計(jì)模塊，而且一旦跨時(shí)鐘域出現(xiàn)問(wèn)題，定位排查會(huì)非常困難，因?yàn)榭鐣r(shí)鐘域問(wèn)題一般是偶現(xiàn)的，而且除非是構(gòu)造特殊用例一般的仿真是發(fā)現(xiàn)不了這類問(wèn)題的。

優(yōu)秀的FPGA工程，系統(tǒng)工程師一定會(huì)進(jìn)行合理的時(shí)鐘域劃分，理想的情況是整個(gè)工程只有一個(gè)時(shí)鐘，完全不考慮跨時(shí)鐘域的問(wèn)題，但是實(shí)際的工程中一般是不存在的，因此合理的跨時(shí)鐘域設(shè)計(jì)是很有必要的。

單bit慢變信號(hào)跨時(shí)鐘域方法：

1、信號(hào)展寬

2、跨時(shí)鐘打兩拍

3、取沿

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// File Name: cm_cdc_1bit
// VERSION  : V1.0
// DATA     : 2022/9/28
// Author   : FPGA干貨分享
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// 功能：?jiǎn)蝏it慢變信號(hào)跨時(shí)鐘域模塊
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`timescale 1ns/1ps
module cm_cdc_1bit (
    input wire      I_clk_a     , ///輸入時(shí)鐘a
    input wire      I_clk_b     , ///輸入時(shí)鐘b
    input wire      I_single_a  , ///a時(shí)鐘輸入信號(hào)
    output reg      O_single_b    ///b時(shí)鐘輸出信號(hào)
    );


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// wire reg
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reg          S_clr_flag_a_d0  ;
reg          S_clr_flag_a_d1  ;
reg          S_clr_flag_a_all ;


reg          S_clr_flag_b_d0  ;
reg          S_clr_flag_b_d1  ;
reg          S_clr_flag_b_d2  ;
reg          S_clr_b_posedge  ;




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// a時(shí)鐘域
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always @(posedge I_clk_a)
    begin
        S_clr_flag_a_d0 <= I_single_a;
        S_clr_flag_a_d1 <= S_clr_flag_a_d0;
    end


///跨時(shí)鐘域之前先擴(kuò)展
always @(posedge I_clk_a)
    S_clr_flag_a_all <= I_single_a|S_clr_flag_a_d0|S_clr_flag_a_d1 ;


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// b時(shí)鐘域
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///使用第二個(gè)時(shí)鐘進(jìn)行打拍
always @(posedge I_clk_b)
    begin
        S_clr_flag_b_d0 <= S_clr_flag_a_all;
        S_clr_flag_b_d1 <= S_clr_flag_b_d0 ;
        S_clr_flag_b_d2 <= S_clr_flag_b_d1 ;
    end


//打兩拍之后的信號(hào)進(jìn)行處理
always @(posedge I_clk_b)
    O_single_b <= (!S_clr_flag_b_d2)&(S_clr_flag_b_d1);




endmodule