如今IC 封裝的設(shè)計(jì)周期越來越短，我們必須盡早發(fā)現(xiàn)并糾正布線問題，仿真愈發(fā)成為設(shè)計(jì)周期中不可或缺的一部分。Layout工程師希望采用一種快速而準(zhǔn)確的方法，通過觀察附近信號引起的阻抗值變化和高耦合度來發(fā)現(xiàn)layout錯(cuò)誤。但遺憾的是，Layout工程師通常沒有機(jī)會(huì)使用昂貴而復(fù)雜的信號完整性工具。此外，在項(xiàng)目期限已經(jīng)很緊張的情況下，他們幾乎沒有時(shí)間學(xué)習(xí)一種復(fù)雜的新工具。

好消息是，Allegro Package Designer Plus 工具內(nèi)引入了一個(gè)高速分析和檢查環(huán)境。Allegro Package Designer Plus SiP Layout Option 中新集成的設(shè)計(jì)同步阻抗和耦合工作流程由 Sigrity 求解器提供支持，能夠以快速簡單的方式分析Layout后的封裝，使工程師無需再在復(fù)雜的工具上花費(fèi)時(shí)間和精力。

在新發(fā)布的Allegro SPB 17.4 版本中，Allegro Package Designer Plus with SiP Layout 增加了一個(gè)新菜單，即 Workflow Manager。本文將帶領(lǐng)大家了解一下運(yùn)行阻抗和耦合工作流程的步驟。

步驟一：為封裝設(shè)計(jì)設(shè)置仿真環(huán)境

在開始仿真之前，請確保滿足以下幾點(diǎn)要求：

設(shè)計(jì)必須具備一個(gè)地平面

環(huán)境變量 sigrity_eda_dir 指向最新的 Sigrity 設(shè)置，可以通過 Setup ─ User Preferences ─ Paths ─ Signoise 來訪問該變量

步驟二：阻抗分析工作流程

運(yùn)行阻抗分析工作流程可以識別并解決設(shè)計(jì)中真正的阻抗問題。在菜單中選擇Analyze——Workflow Manager，打開 Analysis Workflows 界面：

使用 Select Nets 選項(xiàng)來選擇設(shè)計(jì)中的關(guān)鍵網(wǎng)絡(luò)。這些網(wǎng)絡(luò)顯示在用戶界面的 Selected (X)Nets 部分。如果啟用 Apply Selection to All Workflows 復(fù)選框，所選擇的網(wǎng)絡(luò)也將應(yīng)用于耦合工作流程。

點(diǎn)擊 Start Analysis，開始仿真。如果看到下面的失敗信息，則表示沒有正確設(shè)置 sigrity_eda_dir 變量。請打開 User Preferences Editor，確認(rèn)設(shè)置該變量并再次運(yùn)行仿真。設(shè)置和運(yùn)行仿真非常容易，可以很快完成。

如果沒有看到以上消息，則說明運(yùn)行成功，結(jié)果已加載到工作流程之中。阻抗分析在仿真時(shí)忽略了設(shè)計(jì)中存在的引線鍵合。

現(xiàn)在，選擇 Impedance Vision，在設(shè)計(jì)界面上疊加阻抗結(jié)果的色彩編碼視圖。色彩編碼范圍從紅色到藍(lán)色，再加上匯總表，可以很容易地找到哪些地方信號阻抗很高，需要快速進(jìn)行設(shè)計(jì)修復(fù)。

高阻抗可能是由各種原因造成的，如接地平面存在間隙、層發(fā)生變化或走線寬度發(fā)生變化；但是，有一點(diǎn)是肯定的——高阻抗需要快速進(jìn)行設(shè)計(jì)修復(fù)。為了使阻抗降到最低，可以點(diǎn)擊表格中的數(shù)據(jù)點(diǎn)，找到該走線。然后修復(fù)問題，并重新運(yùn)行仿真進(jìn)行驗(yàn)證。

保存分析結(jié)果，并在之后需要時(shí)重新加載。也可以使用 Save Workflow 選項(xiàng)，保存完整的工作流程選擇和設(shè)置，然后使用 Load workflow 選項(xiàng)導(dǎo)入工作流程，以便重新使用保存的工作流程。

步驟三：耦合分析工作流程

在最后設(shè)計(jì)確認(rèn)時(shí)，運(yùn)行“耦合分析”也可以發(fā)現(xiàn)潛在的耦合問題。為此，請?jiān)?Analysis Workflows 用戶界面的下拉菜單中選擇 Coupling Workflow。

按照阻抗分析流程中提到的方法運(yùn)行仿真。仿真完成后，選擇 Coupling Vision，在設(shè)計(jì)界面上分析結(jié)果。有耦合問題的走線會(huì)在畫面上突出顯示，并在表中列出受影響者 (victim) 和影響源 (aggressor) 網(wǎng)絡(luò)。調(diào)整走線之間的間距，以消除或減少耦合問題。然后再次運(yùn)行分析，檢查糾正措施是否有效。

總結(jié)

封裝設(shè)計(jì)中的設(shè)計(jì)同步分析可以幫助Layout工程師快速找到并解決關(guān)鍵的信號完整性問題，同時(shí)無需占用額外時(shí)間或資源來學(xué)習(xí)如何使用復(fù)雜的信號完整性工具。