本系列將帶來FPGA的系統(tǒng)性學(xué)習(xí)，從最基本的數(shù)字電路基礎(chǔ)開始，最詳細(xì)操作步驟，最直白的言語描述，手把手的“傻瓜式”講解，讓電子、信息、通信類專業(yè)學(xué)生、初入職場小白及打算進(jìn)階提升的職業(yè)開發(fā)者都可以有系統(tǒng)性學(xué)習(xí)的機(jī)會。

系統(tǒng)性的掌握技術(shù)開發(fā)以及相關(guān)要求，對個人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助，希望對大家有所幫助。后續(xù)會陸續(xù)更新 Xilinx 的 Vivado、ISE 及相關(guān)操作軟件的開發(fā)的相關(guān)內(nèi)容，學(xué)習(xí)FPGA設(shè)計方法及設(shè)計思想的同時，實操結(jié)合各類操作軟件，會讓你在技術(shù)學(xué)習(xí)道路上無比的順暢，告別技術(shù)學(xué)習(xí)小BUG卡破腦殼，告別目前忽悠性的培訓(xùn)誘導(dǎo)，真正的去學(xué)習(xí)去實戰(zhàn)應(yīng)用。話不多說，上貨。

本篇實現(xiàn)基于叁芯智能科技的SANXIN -B01 FPGA開發(fā)板，以下為配套的教程，如有入手開發(fā)板，可以登錄官方淘寶店購買，還有配套的學(xué)習(xí)視頻。SANXIN-B01 Verilog教程-郝旭帥團(tuán)隊

通用異步收發(fā)傳輸器(Universal Asynchronous Receiver / Transmitter)，通常稱作UART，是一種異步收發(fā)傳輸器。它將要傳輸?shù)馁Y料在串行通信與并行通信之間加以轉(zhuǎn)換。作為把并行輸入信號轉(zhuǎn)成串行輸出信號的芯片，UART通常被集成于其他通訊接口的連接上。

UART是一種通用串行數(shù)據(jù)總線，用于異步通信。該總線雙向通信，可以實現(xiàn)全雙工傳輸和接收。在嵌入式設(shè)計中，UART用于主機(jī)與輔助設(shè)備通信，如汽車音響與外接AP之間的通信，與PC機(jī)通信包括與監(jiān)控調(diào)試器和其它器件。

并行通信與串行通信

兩個芯片或者設(shè)備之間傳遞信息稱為通信。對于信息來說可能會有很多位，例如：傳輸ASCII碼（8bit）。在設(shè)計時，我們可以采取在兩個通信設(shè)備之間設(shè)計8根數(shù)據(jù)線，將8bit數(shù)據(jù)同時發(fā)送過去，對方同時接收8位數(shù)據(jù)。這種同時發(fā)送多位數(shù)據(jù)的傳輸方式，稱為并行通信。

由于某些原因，設(shè)備A和設(shè)備B之間不能設(shè)計多根數(shù)據(jù)線，只能設(shè)計一根數(shù)據(jù)線。如果此時還是需要傳輸ASCII碼，那么應(yīng)該怎么辦呢？

設(shè)備A可以將ASCII碼的8位，按照一定的順序一位一位的發(fā)送到數(shù)據(jù)線上。設(shè)備B按照設(shè)備A發(fā)送的順序進(jìn)行一位一位的接收，然后拼接為一個8位。這種通信方式成為串行通信。

將8位或者多位數(shù)據(jù)拆分為一位一位的發(fā)送出去的過程稱為并轉(zhuǎn)串。將一位一位接收的數(shù)據(jù)合并為8位或者多位數(shù)據(jù)的過程稱為串轉(zhuǎn)并。

對于串行通信設(shè)備來說，發(fā)送方都是在執(zhí)行并轉(zhuǎn)串，接收方都是在執(zhí)行串轉(zhuǎn)并。

UART設(shè)備為串行通信設(shè)備。

全雙工通信、半雙工通信和單工通信

全雙工通信是指在同一時刻信息可以進(jìn)行雙向傳輸。例如：打電話，說的同時也能聽。

半雙工通信是指在同一時刻信息只能單向傳輸，雙方都可以進(jìn)行發(fā)送和接收，但是不能夠同時發(fā)送和接收。例如：對講機(jī)通信。

單工通信是指在通信過程中，只能夠設(shè)備A發(fā)送，設(shè)備B接收。例如：聽收音機(jī)。

SANXIN – B01的開發(fā)板上的UART接口設(shè)備可以做到半雙工通信。

UART的通信電平標(biāo)準(zhǔn)

兩個設(shè)備之間能夠互相通信的基礎(chǔ)條件為電平標(biāo)準(zhǔn)相同。UART的接口標(biāo)準(zhǔn)有很多，有RS232、RS485等等。

臺式PC上一般會有一個DB9，接口標(biāo)準(zhǔn)為RS232。

此接口在各個工業(yè)板上也有很多。隨著技術(shù)的發(fā)展，PC上的DB9的接口逐漸被淘汰，換成了USB接口。

我們的開發(fā)板上選擇使用USB接口，方便大家學(xué)習(xí)，便于和PC進(jìn)行通信。

FPGA芯片是無法（較為復(fù)雜）發(fā)出對應(yīng)的電平標(biāo)準(zhǔn)，如：RS485、RS232、USB接口電平等。在大多數(shù)板卡設(shè)計時，都會在FPGA外圍添加電平轉(zhuǎn)換器，將FPGA的電平標(biāo)準(zhǔn)轉(zhuǎn)換為通信的電平標(biāo)準(zhǔn)。

我們的開發(fā)板上采用USB <->UART（LVCOMS/LVTTL）的電平轉(zhuǎn)換芯片CP2102。所以開發(fā)板上的供電端口不僅僅可以供電，還可以進(jìn)行通信。

對于開發(fā)者來說，不用考慮線路的電平標(biāo)準(zhǔn)，只需要考慮如何發(fā)送和接收邏輯即可。

UART通信協(xié)議

雙方進(jìn)行通信時，并不是每時每刻都在進(jìn)行通信，大多數(shù)的通信都是突發(fā)性的。此時發(fā)送設(shè)備需要在發(fā)送有效之前需要提前通知接收設(shè)備應(yīng)該要進(jìn)行接收信息。有的人就會有疑問，發(fā)送方有信息就發(fā)送，沒有信息就停止；接收設(shè)備檢測有信息發(fā)送過來就接收，沒有信息就不接收；這樣的話不就可以了嗎？為什么需要提前通知有信息過來？

雙方既然能夠進(jìn)行通信，中間勢必建立了通信線路。發(fā)送方有信息時，發(fā)送信息；沒有信息就停止發(fā)送。對于發(fā)送方來說，沒有任何問題。接收方的難度就比較大，在通信線路中，發(fā)送方不發(fā)送信息時，接收方也會在線路上接收到信息，由于接收方也不知道是不是發(fā)送方發(fā)送的信息，此時就會造成接收方無法判斷是信息還是噪聲。

為了解決上述的問題，我們規(guī)定了通信協(xié)議。

在UART通信協(xié)議中，我們規(guī)定：

1. 在不通信時，發(fā)送高電平。

2. 發(fā)送信息時，應(yīng)該首先發(fā)送起始位（1bit、低電平）?？梢岳斫鉃楦嬖V接收方，應(yīng)該接收信息了。

3. 發(fā)送數(shù)據(jù)位，由于是串行通信，規(guī)定從低位開始發(fā)，最后到高位（協(xié)議規(guī)定信息位可以為4、5、6、7、8）。

4. 校驗位（1bit）?？梢圆捎闷嫘ｒ灐⑴夹ｒ?、直接發(fā)1、直接發(fā)0、不發(fā)等5種情況。

5. 停止位（1bit、1.5bit、2bit。高電平）。

6. 空閑位（1bit，高電平）

1bit的時間寬度為多少呢？

在UART協(xié)議中，一般常用的波特率（BAUD）為300、600、1200、2400、4800、9600、19200、38400、43000、56000、57600、115200。1秒鐘除以波特率就是1bit的時間寬度。

校驗位有什么作用？如何進(jìn)行校驗？

在發(fā)送信息時，由于要經(jīng)過很長的線路，中間極有可能受到干擾，導(dǎo)致某些信息位發(fā)生反轉(zhuǎn)，最終導(dǎo)致通信失敗。校驗位的作用為當(dāng)接收到數(shù)據(jù)后，進(jìn)行檢驗，如果檢驗不通過，視為接收數(shù)據(jù)有誤，直接丟棄即可。

在校驗時，可以選擇奇校驗和偶校驗。奇校驗是要求發(fā)送的數(shù)據(jù)位和校驗位中1的個數(shù)為奇數(shù)個；偶校驗是要求發(fā)送的數(shù)據(jù)位和校驗位中1的個數(shù)為偶數(shù)個。

發(fā)送器設(shè)計原理

發(fā)送器中加入緩沖器。即上游模塊把想要發(fā)送的數(shù)據(jù)寫入到發(fā)送器中的FIFO里，發(fā)送器的控制邏輯檢測到FIFO中有數(shù)據(jù)時，就讀出來進(jìn)行發(fā)送。因為發(fā)送器發(fā)送的速率比較慢，加入FIFO后，上游模塊不用等待上一個數(shù)據(jù)發(fā)送完成就可以直接寫入后續(xù)的數(shù)據(jù)。

根據(jù)提前約定好的波特率和校驗方式，發(fā)送器的控制邏輯讀出FIFO的數(shù)據(jù)后，按照UART的協(xié)議向外發(fā)送即可。

接收器設(shè)計原理

接收器中加入緩沖器。即接收器的控制邏輯接收到信息后，發(fā)送到緩沖器中。由于有緩沖器的存在，主控制器可以不必時時刻刻檢查接收狀態(tài)，只需要一定的時間檢測緩沖器中是否有數(shù)據(jù)即可。

在接收時，起始位的低電平持續(xù)時間要超過半個周期才可以認(rèn)為是開始，避免線路上干擾，引起錯誤接收。

在接收數(shù)據(jù)位、校驗位、停止位時，采用倍頻（16倍頻）采樣，使用中間的6、7、8、9、10這五次采樣值作為采樣依據(jù)，當(dāng)五次全部為同一個電平時，即認(rèn)為本位為此電平值；當(dāng)四次相同，一次不同時，即認(rèn)為本位與四次相同的電平值相同；當(dāng)出現(xiàn)其他情況時，認(rèn)為線路干擾太大，不做任何接收。

接收完成后，進(jìn)行幀檢測和校驗，滿足設(shè)計要求時，將其中的數(shù)據(jù)寫入到FIFO中。

架構(gòu)設(shè)計和信號說明

此模塊命名為uart_drive，共有四個模塊構(gòu)成。

• tx_fifo模塊：發(fā)送緩沖區(qū)256深度、寬度為8，該緩沖區(qū)設(shè)計一個高電平有效的復(fù)位。負(fù)責(zé)將上游想要發(fā)送的數(shù)據(jù)緩存起來。

• tx_ctrl模塊：發(fā)送邏輯控制部分。負(fù)責(zé)將tx_fifo中的數(shù)據(jù)按照UART的協(xié)議規(guī)定發(fā)送出去。

• rx_ctrl模塊：接收邏輯控制部分。負(fù)責(zé)將外部數(shù)據(jù)線上的數(shù)據(jù)按照UART協(xié)議規(guī)定解析出來，存儲到tx_fifo中。

• rx_fifo模塊：接收緩沖區(qū)256深度、寬度為8，該緩沖區(qū)設(shè)計一個高電平有效的復(fù)位。負(fù)責(zé)將接收邏輯控制部分解析的數(shù)據(jù)緩存起來，等待著控制器件的讀取。

在上述表格中，所有的為端口但是不分配管腳的信號都是由上游邏輯控制給出。本次下板實驗時，也會給出上游控制模塊。

調(diào)用tx_fifo

調(diào)用tx_fifo和7.4節(jié)中方法類似，其他有幾個步驟不太一樣，下面給出具體說明。

對于很多的標(biāo)志信號在設(shè)計中用不到，就不再引出。

引出清除信號（高電平有效），并使清除信號同步于讀時鐘。

調(diào)用rx_fifo

調(diào)用rx_fifo和7.4節(jié)中方法類似，其他有幾個步驟不太一樣，下面給出具體說明。

對于很多的標(biāo)志信號在設(shè)計中用不到，就不再引出。

引出清除信號（高電平有效），并使清除信號同步于寫時鐘。

tx_ctrl設(shè)計實現(xiàn)

參數(shù)PARITY為選擇的校驗方式，1表示為奇校驗，0表示為偶校驗。

參數(shù)BAUD為選擇的波特率。

參數(shù)F_clk為參考的時鐘頻率。

參數(shù)T為需要計數(shù)多個參考時鐘周期才可以到波特率規(guī)定的時間。

設(shè)計代碼為：

tx_en為發(fā)送標(biāo)志信號，當(dāng)發(fā)送邏輯處于不發(fā)送狀態(tài)時，并且tx_fifo中不空，就將tx_en拉高，啟動發(fā)送邏輯。當(dāng)發(fā)送完成后，拉高tx_done，將tx_en拉低。其他時間tx_en保持不變。

tx_fifo_rden為tx_fifo的讀使能信號，拉高一拍，讀出一個數(shù)據(jù)，所以每次只能拉高一拍。在tx_en為低器件，且外部tx_fifo中有數(shù)據(jù)時，拉高tx_fifo_rden。tx_fifo_rden和tx_en拉高的條件相同，故而會同步拉高，下一拍時，tx_en會變?yōu)楦唠娖剑源藭rtx_fifo_rden只會拉高一拍。

baud_cnt是為了記錄每發(fā)送1bit時間寬度的計數(shù)器。在發(fā)送使能tx_en拉高后，baud_cnt就開始不斷的計數(shù)即可。

bit_cnt為此時應(yīng)該發(fā)送UART協(xié)議中哪一位的計數(shù)器，此計數(shù)器在發(fā)送使能拉高后，baud_cnt每次計數(shù)到1時，bit_cnt進(jìn)行加1。由于baud_cnt為循環(huán)計數(shù)，無論在什么時刻bit_cnt加1，后續(xù)加1的時間間隔都是一個bit時間寬度。為了能夠使tx_en一旦拉高，發(fā)送邏輯能夠快速發(fā)送起始位，所以本設(shè)計中選擇1。

tx_done信號為發(fā)送完成信號，當(dāng)bit_cnt等于13（起始位1bit、數(shù)據(jù)位8bit、校驗位1bit，停止位1bit和空閑位1bit，共計12bit。本設(shè)計中bit_cnt為1時，發(fā)送起始位；bit_cnt為12時，發(fā)送空閑位）時，證明所有的bit位都已經(jīng)發(fā)送完成，將tx_done拉高。

在算術(shù)運(yùn)算中，假設(shè)data的位寬為3，^data=data[1] ^ data[1] ^ data[0]，這種運(yùn)算規(guī)則稱為縮減運(yùn)算符?？s減運(yùn)算符還有“&”和“|”。如果data中1的個數(shù)為奇數(shù)個，那么縮減異或之后的記過為1，否則為0。當(dāng)采用奇校驗時，數(shù)據(jù)位和校驗位的1個數(shù)為奇數(shù)，所以校驗位應(yīng)該是~(^tx_fifo_rdata)。當(dāng)采用偶校驗時，數(shù)據(jù)位和校驗位的1個數(shù)為偶數(shù)，所以校驗位應(yīng)該是^tx_fifo_rdata。

rx_ctrl設(shè)計實現(xiàn)

參數(shù)PARITY為選擇的校驗方式，1表示為奇校驗，0表示為偶校驗。

參數(shù)BAUD為選擇的波特率。

參數(shù)F_clk為參考的時鐘頻率。

參數(shù)T為需要計數(shù)多個參考時鐘周期才可以到16倍波特率規(guī)定的時間。

由于外部uart_rxd的信號為異步信號，首先需要打兩拍。

設(shè)計代碼為：

start_cnt為記錄在沒有啟動接收時，低電平的持續(xù)時間。

當(dāng)start_cnt的低電平持續(xù)時間等于8個T時（16個T為一個bit的時間寬度），認(rèn)為此起始位有效，拉高rx_en。當(dāng)接收完成后，rx_en拉低，其他時間，rx_en保持不變。

當(dāng)rx_en拉高后，baudx16_cnt不斷開始計數(shù)，最大值為16倍頻的寬度值。

當(dāng)rx_en拉高后，且baudx16_cnt為最大值時，就開始進(jìn)行移位采樣。由于起始位只判斷一半，所以半個起始位、8個數(shù)據(jù)位、1個奇偶校驗位，在16倍頻采樣的情況下，一共會采樣152次。

cap_cnt為采樣的計數(shù)，當(dāng)采樣到152時，且baudx16_cnt等于2時，認(rèn)為采樣結(jié)束。利用baudx16_cnt等于2只是為了產(chǎn)生的tx_done為一個脈沖。

采樣結(jié)束后，利用函數(shù)的特性，得出8個數(shù)據(jù)位、1個校驗位，并且得出9個線路是不是出現(xiàn)干擾的標(biāo)志rx_error。

得到最終結(jié)果后，將數(shù)據(jù)進(jìn)行輸出。

產(chǎn)生rx_fifo_wren時，進(jìn)行了線路干擾檢測判斷，停止位判斷，以及奇偶校驗判斷，當(dāng)都符合預(yù)期后，輸出為1。其他情況輸出為0。

頂層設(shè)計

頂層設(shè)計只負(fù)責(zé)將上述四個模塊按照架構(gòu)圖的方式進(jìn)行連接。

設(shè)計代碼為：

parameter所定義的參數(shù)，在例化時，可以對它進(jìn)行重新賦值，方便我們參數(shù)化設(shè)計。

綜合出來的RTL視圖如下：

RTL仿真

在仿真中，將uart_rxd和uart_txd相連接，實現(xiàn)自發(fā)自收。

對于tx_clk和rx_clk都采用clk連接。

仿真代碼如下：

復(fù)位結(jié)束后，采用寫入隨機(jī)數(shù)的方式，寫入了五個數(shù)據(jù)。從RTL仿真圖中可以看到這個五個數(shù)據(jù)為24、81、09、63、0d。

接收端口時刻監(jiān)測rx_empty是不是為假值，一旦為假值，就證明有接收到數(shù)據(jù)，立刻拉高一拍rx_en，進(jìn)行讀出。大概經(jīng)過十幾毫秒后，仿真會自動停止。

從RTL仿真圖中可以看到，讀出的數(shù)據(jù)為24、81、09、63、0d這五個數(shù)據(jù)，和我們寫入的相同。

下板驗證

由于此設(shè)計外設(shè)接口眾多，并且在使用時，都是由上游控制器進(jìn)行控制。本小節(jié)編寫上游控制器，實現(xiàn)回環(huán)測試（將接收到的數(shù)據(jù)，全部在發(fā)送出去）。

在測試時，rx_clk和tx_clk都采用系統(tǒng)時鐘。

本模塊命名為uart_drive_example。

test_ctrl模塊負(fù)責(zé)監(jiān)控rx_empty是否為假值，一旦有數(shù)據(jù)接收到就可以讀出，發(fā)送到發(fā)送緩沖區(qū)中。

此模塊采用狀態(tài)實現(xiàn)。共分為WAIT_RX（等待UART接收數(shù)據(jù)），WAIT_RD（等待讀數(shù)據(jù)），SEND（發(fā)送數(shù)據(jù)）。

將rx_en置高后，rx_data需要等待一拍才會有效。

狀態(tài)轉(zhuǎn)移圖如下：

設(shè)計代碼如下：

uart_drive_example負(fù)責(zé)將test_ctrl和uart_drive聯(lián)系起來。

設(shè)計代碼如下：

將uart_drive_example設(shè)置為頂層。

在file界面，右擊uart_drive_example文件，選擇set as top level……。

進(jìn)行綜合分析后，分配管腳，形成配置文件。

安裝驅(qū)動

將開發(fā)板與電腦相連接，打開設(shè)備管理器。可以看到在其他設(shè)備中出現(xiàn)了CP2102 USB to UART Bridge Controller，并且前面有一個黃色的感嘆號，標(biāo)志著此端口還不能使用。

在我們的開發(fā)板上，使用的USB <->UART的芯片就是CP2102，所以在此需要安裝驅(qū)動。

打開04_串口驅(qū)動，安裝CP210x_windows_drivers。

文件中有兩個安裝程序。一個是CP210xVCPInstaller_x64，另外一個是CP210xVCPInstaller_x86。此時我們需要查看自己電腦的系統(tǒng)是多少位的，打開控制面板中的系統(tǒng)就可以看自己的電腦是多少位的操作系統(tǒng)。

64位的操作系統(tǒng)，安裝CP210xVCPInstaller_x64，32位的操作系統(tǒng)安裝CP210xVCPInstaller_x86。

雙擊對應(yīng)的安裝程序后，點擊下一步。

點擊“我接受”，點擊下一步。

等待一段時間后，選擇完成即可。

此時對開發(fā)板進(jìn)行斷電再上電的處理，就可以在設(shè)備管理的端口（COM和LPT）中看到安裝好的程序，并且記住后面的COM口的編號，一會兒需要使用。在此，筆者的PC上的COM口為COM3。

安裝串口助手軟件

如果電腦上有其他串口助手軟件的，也可以使用。

電腦上沒有串口助手的軟件的，可以安裝我們提供的軟件。

打開09_工具，安裝串口獵人。

雙擊串口獵人安裝程序，點擊下一步。

選擇安裝位置。點擊下一步。

點擊下一步，開始安裝。

等待一段時間后，安裝成功。點擊完成。

此軟件安裝好，并不會在桌面上形成快捷方式。可以在程序列表中找到這個軟件。

打開后，可以看到串口獵人的界面。

串口助手調(diào)試

利用quartus將生成的配置文件下載到開發(fā)板中。

將串口助手配置為，端口號：com3（每個人會有不同，請去設(shè)備管理器中查找），波特率：9600，校驗位：Odd（奇校驗）。

點擊啟動串行端口。

把所有的信息全部清除一下。

清除后，再發(fā)碼區(qū)，隨便兩個十六進(jìn)制的數(shù)，點擊發(fā)送。

開發(fā)板中配置的是回環(huán)測試的代碼，所以發(fā)送的數(shù)據(jù)會在收嗎區(qū)顯示出來。

開發(fā)板上還有兩個LED用來指示發(fā)送接收數(shù)據(jù)。當(dāng)發(fā)送或者接收數(shù)據(jù)時，對應(yīng)的LED會點亮。

將發(fā)碼區(qū)和收碼區(qū)清除一下，然后都改為字符串。然后發(fā)送任意一串字符，進(jìn)行測試。

我們可以設(shè)置其他的波特率或者校驗方式，進(jìn)行其他測試。在此就不再敘述。

在應(yīng)用時，只需要將uart_drive例化使用即可。