交錯式ADC轉(zhuǎn)換器絕對是推動更高效接口的一部分。交錯式ADC轉(zhuǎn)換器為系統(tǒng)設計人員提供了多種優(yōu)勢。然而，隨著轉(zhuǎn)換器帶寬的增加，需要在FPGA或ASIC中處理大量數(shù)據(jù)。必須有一些有效的方法來處理轉(zhuǎn)換器中的所有數(shù)據(jù)。在采樣速率在千兆采樣范圍內(nèi)的轉(zhuǎn)換器中繼續(xù)使用LVDS接口變得不切實際。因此，JESD204B是將大量數(shù)據(jù)從轉(zhuǎn)換器傳輸?shù)紽PGA或ASIC的良好、高效方法。

讓我們花點時間離開界面，看看交錯。在通信基礎設施中，除了對DPD（數(shù)字預失真）等線性化技術(shù)有更寬的帶寬要求外，還不斷推動更高采樣速率的ADC，以允許多頻段、多載波無線電。在軍事和航空航天領(lǐng)域，更高的采樣速率ADC允許多用途系統(tǒng)，可用于通信、電子監(jiān)控和雷達等。在工業(yè)儀器儀表中，對更高采樣速率ADC的需求總是在增加，以便可以精確測量更高速的信號。首先，讓我們了解交錯式ADC的基礎知識。

利用m個ADC可以將有效采樣速率提高m 倍。 為了簡單易懂，我們只關(guān)注兩個ADC的情況。在這種情況下，如果兩個ADC的采樣速率為fS交錯，所得采樣率僅為2fS.這兩個ADC必須具有時鐘相位關(guān)系才能正確交錯。時鐘相位關(guān)系由公式1決定，其中n是特定的ADC，m是ADC的總數(shù)。

例如，交錯連接兩個采樣速率為250MSPS的ADC，以實現(xiàn)500MSPS的采樣速率。在這種情況下，公式1可用于推導兩個ADC的時鐘相位關(guān)系，由公式2和3給出。

現(xiàn)在我們知道了時鐘相位關(guān)系，可以檢查樣本的構(gòu)造。圖1直觀地顯示了兩個250MSPS交錯ADC的時鐘相位關(guān)系和樣本結(jié)構(gòu)。

圖1

兩個交錯式250MSPS ADC – 基本圖

請注意 180° 時鐘相位關(guān)系以及樣本的交錯方式。輸入波形由兩個ADC交替采樣。在這種情況下，交錯是通過使用500MHz時鐘輸入實現(xiàn)的，該輸入被分頻為<>。分頻器負責將時鐘所需的相位發(fā)送到每個ADC。

圖 2 顯示了此概念的另一個表示形式。

圖2

兩個交錯式 ADC – 時鐘和采樣

通過交錯這兩個250MSPS ADC，采樣速率提高到500MSPS。這將轉(zhuǎn)換器奈奎斯特區(qū)的寬度從125MHz擴展到250MHz，使可用工作帶寬翻倍。增加的操作帶寬帶來了許多優(yōu)勢。無線電系統(tǒng)可以增加支持的頻段數(shù)量;雷達系統(tǒng)可以提高空間分辨率，測量設備可以實現(xiàn)更大的模擬輸入帶寬。

審核編輯：郭婷