serdes串行發(fā)送和接收是怎么實現(xiàn)的？serdes就是用56G的ADC和DAC嗎？
對于圖1所示TX/RX模擬部分的實現(xiàn)方式，大家是不是一直有這樣的疑問: Serdes在將并行data通過DAC串行發(fā)出去的時候，或者在接收端通過ADC進行串行data采樣的時候，是怎么實現(xiàn)的？比如56G的serdes就是用56G的ADC和DAC嗎？
答案是肯定不是，沒有那么高頻的ADC和DAC，通常ADC和DAC最大可以工作在1G頻率左右，再大的頻率無法實現(xiàn)精度的。所以采用多個ADC/DAC分時工作的模式。
RX接收端采樣方式如下圖2，RX Pad連接到16個ADC上，后端要嚴格約束Pad到不同ADC之間的走線一樣長，可以通過繞線方式實現(xiàn)。
CDR的數(shù)字邏輯輸出vco_calibration_value[n:0]到模擬VCO實現(xiàn)相位調整。VCO輸出多路時鐘到多個ADC，如圖3所示，比如通過16個ADC分時采樣，VCO輸出的相鄰時鐘差90°/16。
ADC在時鐘上升沿進行采樣，然后模擬通過clk15將16個采樣symbol[7:0] pipe到數(shù)字邏輯，然后進行均衡判決。TX端的DAC發(fā)送端是相同的方式進行的。
圖1：serdes架構框圖
圖2：RX ADC采樣框圖
圖3：RX ADC采樣時鐘圖示
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