在古代，我們的祖先就掌握了測(cè)試技術(shù)，例如農(nóng)民發(fā)明吹風(fēng)機(jī)測(cè)試稻谷，把飽滿的谷粒和谷殼分離開來(lái)，這就是早期的測(cè)試機(jī)器。

生產(chǎn)測(cè)試的目的是把好的物品和有瑕疵的物品分離出來(lái)，集成電路行業(yè)，測(cè)試的目標(biāo)是把功能正確的芯片和有瑕疵的芯片分離出來(lái)，保證客戶使用的是功能完整的芯片。

按照摩爾定律，集成電路的規(guī)模每?jī)赡攴环O(shè)計(jì)的規(guī)模越來(lái)越大，工藝尺寸越來(lái)越小。隨著電路的集成度越來(lái)越高，生產(chǎn)測(cè)試的成本也越來(lái)越高。為了降低測(cè)試成本和難度，提高芯片的質(zhì)量和良品率，需要為芯片進(jìn)行可測(cè)性設(shè)計(jì)(design for test)，簡(jiǎn)稱DFT。

可測(cè)性設(shè)計(jì)是在芯片設(shè)計(jì)過(guò)程中保證功能的前提下，加入特殊的測(cè)試結(jié)構(gòu)，芯片制造完成后進(jìn)行DFT測(cè)試，如果在制造或者封裝的過(guò)程中有瑕疵，芯片不能正常工作，通過(guò)DFT測(cè)試可以篩選出這種芯片?？蓽y(cè)性設(shè)計(jì)與設(shè)計(jì)驗(yàn)證不同，設(shè)計(jì)驗(yàn)證是通過(guò)對(duì)設(shè)計(jì)的分析，排除設(shè)計(jì)中的錯(cuò)誤，確保該設(shè)計(jì)符合其技術(shù)規(guī)范，保證設(shè)計(jì)與要求一致。

芯片制造和封裝過(guò)程中的測(cè)試可以大致分為如下三類：

1. Wafer Acceptance Test(WAT)
2. Wafer Sort(CP)
3. Final Test(FT)

其中WAT測(cè)試和DFT沒(méi)有關(guān)系，主要是用來(lái)檢測(cè)FAB的制造工藝是否有問(wèn)題，它并沒(méi)有測(cè)試芯片，而是測(cè)試die和die之間的scribe line上面的特殊結(jié)構(gòu)。

CP是測(cè)試晶圓上的每顆die，實(shí)際上，只有通過(guò)CP測(cè)試的die才會(huì)進(jìn)行封裝，而未通過(guò)測(cè)試的die會(huì)被淘汰。

FT測(cè)試是die封裝以后的測(cè)試，如果沒(méi)有異常，才會(huì)到客戶那里。

可測(cè)性設(shè)計(jì)具體是什么呢？

為了使芯片方便測(cè)試，在設(shè)計(jì)中額外的增加或者修改某些邏輯，增加輸入，輸出端口，但是這種設(shè)計(jì)不會(huì)改變芯片的功能。

如下圖所示：DFT就是增加額外的輸入端口(ASIC_TKST)，在設(shè)計(jì)中加入MUX，使寄存器F0，F(xiàn)1的時(shí)鐘引腳在測(cè)試過(guò)程中可以直接由輸入時(shí)鐘端口CLK控制。

可測(cè)性設(shè)計(jì)內(nèi)容豐富，主要分為四大類：后面會(huì)詳細(xì)介紹。

1. Scan Chain
2. Boundar Scan
3. MBIST
4. ATPG

當(dāng)我們對(duì)已制造出來(lái)的芯片進(jìn)行生產(chǎn)測(cè)試時(shí)，先把芯片插入自動(dòng)測(cè)試設(shè)備中(ATE)，然后輸入測(cè)試程序，測(cè)試程序中包含ATPG生成的測(cè)試向量，測(cè)試向量簡(jiǎn)單理解包含輸入值和期望值，如果ATE收集的實(shí)際值和期望值不一致，則可以判斷芯片有故障。

接下來(lái)介紹物理瑕疵(defects)和故障模型(fault models)，這里主要涉及抽象與建模。

芯片的物理瑕疵是指在生產(chǎn)制造過(guò)程中產(chǎn)生的瑕疵，這種瑕疵使得芯片不能正常工作，值得注意的是，這里的測(cè)試并不是測(cè)試邏輯設(shè)計(jì)的錯(cuò)誤，而是測(cè)試在芯片生產(chǎn)過(guò)程中引入的瑕疵，主要由如下因素引起：

1. 開路和短路(open and short)
2. 金屬線之間的橋接(bridging bewteen metal lines)
3. 通過(guò)絕緣氧化物的導(dǎo)電性擊穿(conductive pinholes through insulating oxides)

下圖是一個(gè)簡(jiǎn)單CMOS反相器的物理版圖，它由一個(gè)n型下拉晶體管(n-type pull-down transistor)和一個(gè)p型上拉晶體管(p-type pull-up transistor)組成。如果一粒塵埃落在金屬連線上就可以使該線開路，過(guò)度的金屬刻蝕可能引起金屬橋接現(xiàn)象，即直接短路到電源或者地線上。一個(gè)有瑕疵的下來(lái)晶體管永遠(yuǎn)處于開路的狀態(tài)，從而就像直接短路到地線上一樣。

瑕疵的行為就像永久的短路到電源或者地線上一樣，我們可以抽象為輸入或輸出引腳stuck at在邏輯"0"或"1"上，大部分的CMOS門單元的版圖類似，因此可以抽象建模，把stuck at 1 or 0代表具體的物理瑕疵。

綜上所述，故障模型(fault model)就是用抽象邏輯模型來(lái)表示物理瑕疵(defect)的結(jié)果。

stuck-at fault model（SAF）模型仍然是最常見的故障模型。

測(cè)試SAF的規(guī)則是不可以使用內(nèi)部探針，我們只能通過(guò)輸入/輸出端口對(duì)芯片進(jìn)行測(cè)試，經(jīng)封裝后，輸入/輸出端口對(duì)應(yīng)于芯片的封裝管腳，ATE設(shè)備可以對(duì)每個(gè)輸入端口進(jìn)行驅(qū)動(dòng)，控制測(cè)試芯片的每個(gè)輸入端，同時(shí)對(duì)每個(gè)輸出端進(jìn)行采樣，把采樣結(jié)果與預(yù)期值進(jìn)行比較，來(lái)判斷芯片的好壞。