近年來，芯片的發(fā)展進(jìn)程始終嚴(yán)格遵守著“摩爾定律”，并有條不紊地進(jìn)行著，直到14nm制造工藝的芯片在英特爾的實(shí)驗(yàn)室中被研制成功，業(yè)界開始有了擔(dān)憂。

據(jù)摩爾定律所說，集成在同一芯片上的晶體管數(shù)量大約每兩年增加一倍，同時(shí)相同大小的芯片將具有雙倍的性能。一旦達(dá)到14nm的制程，將極其接近硅晶體的理論極限數(shù)字（大約為9nm到11nm）。

盡管英特爾依然樂觀地預(yù)測將于2015年之前推出8nm制程工藝的芯片，但人們還是懷疑14nm可能將成為硅芯片尺寸的最終盡頭。

納米級芯片速度放緩

我們相信，尋找這一答案恐怕還要從芯片的發(fā)展歷史說起，早在上世紀(jì)八九十年代，無論是英特爾、IBM 還是TMSC（臺積電）宣布他們的晶體管產(chǎn)品跨越至下一個(gè)納米級，或者其芯片的晶圓工廠進(jìn)入到微米級梯隊(duì)，都足以稱為是令業(yè)界震驚的大事件。比如1985年，英特爾的80386處理器采用了1微米制造工藝；2004年底，微米尺寸被徹底拋棄，采用90nm的Winchester AMD 64和Prescott Pentium 4成為了當(dāng)時(shí)業(yè)界的新標(biāo)。

不過在最近，硅芯片的工藝制程速度被不斷放緩?，F(xiàn)階段的數(shù)碼設(shè)備所使用的處理器、傳感器以及內(nèi)存芯片基本都是基于45nm或60nm，因?yàn)槌擞⑻貭栆酝?，幾乎沒有哪家的硅芯片產(chǎn)品或技術(shù)能夠達(dá)到32nm，更別提22nm了。

傳統(tǒng)制造工藝遭遇瓶頸

原因在于，芯片在制造過程中通常會(huì)采用的自上而下、逐層制造的方法已經(jīng)出現(xiàn)了技術(shù)瓶頸，即使在通過最新的原子層沉積技術(shù)，將芯片工藝進(jìn)一步帶入22nm、16甚至14nm，以及硅晶體管的“三維”結(jié)構(gòu)后，恐怕就再也沒路可走了。

我們知道，原子的體積非常小，例如，一個(gè)氫原子大約只是0.1nm，銫原子的體積在0.3nm左右，而硅芯片上的原子大概在0.2nm左右。如此，可以正確理解為，22或16nm的硅芯片上可以聚集幾百個(gè)原子，但這并不是某一個(gè)晶體管的大小，它實(shí)際上是一種離散芯片元件距離的有效措施而已。在22nm芯片中，這種制造工藝目前只被英特爾一家所掌握，并且其相關(guān)的芯片產(chǎn)品Ivy Bridge也即將面向市場其中的高-K介電層只有0.5nm厚，相當(dāng)于2到3個(gè)原子的厚度。

然而問題在于，世界上沒有一種制造技術(shù)是完美的。當(dāng)我們因?yàn)槟硞€(gè)不適合的原子而影響了整個(gè)芯片時(shí)，它將不再可能創(chuàng)造出性能可靠且具備成本效益的優(yōu)質(zhì)電路。

突破口可能是“補(bǔ)充技術(shù)”

那么，究竟應(yīng)該如何突破14nm的技術(shù)瓶頸，也許惟一的選擇應(yīng)該是改變現(xiàn)有芯片的制造方式，現(xiàn)在研究人員每年都花費(fèi)大量的時(shí)間和金錢在已有的逐層蝕刻技術(shù)領(lǐng)域，但這并不是解決問題的方向。

未來幾年的應(yīng)對措施應(yīng)該聚焦在那些臨時(shí)補(bǔ)充技術(shù)上，例如IBM的“silicon glue”以及Invensas的chip-stacking技術(shù)等，這些技術(shù)既可以降低能耗，提高單芯片性能，又可以將更多晶體管匯聚到同一晶圓片上其技術(shù)關(guān)鍵在于，減少柵極漏電來控制功耗，以及在單晶片上構(gòu)建更多數(shù)量的元件。

好在英特爾最近公布的14nm路線圖已經(jīng)回應(yīng)了我們對于突破14nm技術(shù)瓶頸的種種揣測，也是英特爾的答案是石墨芯片、光子或量子計(jì)算機(jī)，或是轉(zhuǎn)向了移動(dòng)計(jì)算。不過，無論采用哪種技術(shù)，都不用太過擔(dān)心如果說永無止境的硅芯片制造工藝教會(huì)了人們什么，那就是未來的電腦一定會(huì)變得更快、更便宜和更有效。