臺積電已于2023年第四季度成功實(shí)現(xiàn)了第二代3納米工藝技術(shù)的量產(chǎn)，并朝著開發(fā)性能增幅更高的N3P芯片前進(jìn)。在歐洲技術(shù)研討會上，該公司宣布已做好準(zhǔn)備在2024年下半年推出這一節(jié)點(diǎn)的改良版本N3P。

N3E工藝的批量生產(chǎn)預(yù)期如期進(jìn)行，其缺陷密度與2020年量產(chǎn)的N5工藝相當(dāng)。臺積電對N3E的良率評價(jià)頗高，目前僅有的采用N3E的處理器——蘋果M4，其晶體管數(shù)量及運(yùn)行時(shí)鐘速度均較基于N3工藝的M3有所提升。

臺積電的一位高層在活動中指出：“N3E按計(jì)劃于去年第四季度啟動量產(chǎn)。我們已經(jīng)見證了客戶產(chǎn)品的優(yōu)秀產(chǎn)出表現(xiàn)，因此他們確實(shí)按照預(yù)定計(jì)劃順利進(jìn)入市場。”

N3E工藝的核心在于其相較于臺積電首款N3工藝（即N3B）的簡化。通過移除部分需EUV光刻的層以及完全避免使用EUV雙圖案化，N3E降低了制造成本，擴(kuò)大了工藝窗口并提高了產(chǎn)量。然而，這些改變可能導(dǎo)致晶體管密度和功率效率下降，但可通過設(shè)計(jì)優(yōu)化予以緩解。

展望未來，N3P工藝具備N3E的光學(xué)縮放功能，且展現(xiàn)出良好的發(fā)展勢頭。該工藝已獲得所需的資格認(rèn)證，良率性能接近N3E。臺積電技術(shù)組合的下一步演進(jìn)，旨在以相同的時(shí)鐘頻率提升性能達(dá)4%或降低功耗約9%，同時(shí)還能將混合設(shè)計(jì)配置芯片的晶體管密度提高4%。

N3P保持了與N3E的IP模塊、設(shè)計(jì)工具和方法的兼容性，使得開發(fā)者更愿意選用。這種延續(xù)性保證了絕大多數(shù)新芯片設(shè)計(jì)（流片）有望從N3E順利過渡至N3P，充分利用后者所帶來的性能和成本效益。

N3P的最終生產(chǎn)準(zhǔn)備預(yù)計(jì)在今年下半年展開，屆時(shí)將步入HVM（大批量制造）階段。臺積電預(yù)測，芯片設(shè)計(jì)廠商將迅速采納此項(xiàng)技術(shù)。憑借其優(yōu)異的性能和成本優(yōu)勢，N3P有望贏得眾多臺積電客戶的喜愛，包括蘋果和AMD。

盡管基于N3P的芯片正式上市日期尚未明確，但預(yù)計(jì)蘋果等大廠將在2025年的處理器系列中運(yùn)用該技術(shù)，涵蓋智能手機(jī)、個(gè)人電腦和平板電腦的SoC。

“我們已成功交付N3P技術(shù)，”臺積電高層表示。 “該技術(shù)已通過認(rèn)證，良率表現(xiàn)接近N3E。（工藝技術(shù)）已收到產(chǎn)品客戶流片，并將于今年下半年開始生產(chǎn)。由于N3P的（PPA優(yōu)勢），我們預(yù)計(jì)N3 上的大部分流片都將轉(zhuǎn)向N3P。”