本系列所有演示實(shí)驗(yàn)均出自由東南大學(xué)湯勇明教授、張圣清教授與Xilinx大學(xué)計(jì)劃經(jīng)理陸佳華先生所編著的教材《搭建你的數(shù)字積木·數(shù)字電路與邏輯設(shè)計(jì)(Verilog HDL&Vivado版)》。此教材為教育部Xilinx公司產(chǎn)學(xué)合作專業(yè)綜合改革重點(diǎn)支持項(xiàng)目，并作為Xilinx公司大學(xué)計(jì)劃指定教材。

本書系統(tǒng)論述了數(shù)字電路與邏輯設(shè)計(jì)的理論、方法與實(shí)踐技術(shù)。全書基于Verilog HDL與Vivado開發(fā)環(huán)境，共18章，詳盡介紹了如下內(nèi)容： 邏輯設(shè)計(jì)與Vivado基礎(chǔ)、布爾代數(shù)與Verilog HDL基礎(chǔ)、組合邏輯電路設(shè)計(jì)基礎(chǔ)、時(shí)序邏輯電路設(shè)計(jì)基礎(chǔ)、有限狀態(tài)機(jī)設(shè)計(jì)基礎(chǔ)、邏輯設(shè)計(jì)工程技術(shù)基礎(chǔ)、Vivado數(shù)字積木流程、串行通信接口控制器、RAM接口控制器、字符點(diǎn)陣顯示模塊接口控制器、VGA接口控制器、數(shù)字圖像采集、數(shù)字邏輯系統(tǒng)設(shè)計(jì)案例、單周期CPU設(shè)計(jì)案例、數(shù)字信號(hào)處理設(shè)計(jì)案例（FIR）、數(shù)字圖像處理設(shè)計(jì)案例、大學(xué)生FPGA設(shè)計(jì)案例以及Xilinx資源導(dǎo)讀。

為便于教師和廣大讀者學(xué)習(xí)與動(dòng)手實(shí)踐，本書配套提供了教學(xué)課件、教學(xué)視頻及程序代碼等教學(xué)資源。本書適合作為普通高等院校電子信息類、電氣信息類、自動(dòng)化類專業(yè)的本科生教材，也可作為相關(guān)專業(yè)研究生參考教材，并適合作為電子與電氣工程技術(shù)領(lǐng)域的科研工程技術(shù)人員的參考用書。

實(shí)驗(yàn)內(nèi)容：本實(shí)驗(yàn)通過verilog代碼的編寫，在EGO1開發(fā)板上實(shí)現(xiàn)OLED的驅(qū)動(dòng)和內(nèi)容顯示。

實(shí)驗(yàn)原理：本實(shí)驗(yàn)的驅(qū)動(dòng)芯片為SSD1603 OLED驅(qū)動(dòng)控制器，引腳功能如下圖所示：

芯片可以使用SPI模式或者8080并行模式傳輸數(shù)據(jù)，這里使用四線SPI模式。其中D/C引腳用來表示傳輸?shù)氖堑臄?shù)據(jù)還是指令，D/C為高電平時(shí)，表示傳輸?shù)氖菙?shù)據(jù)，D/C為低電平時(shí)，表示傳輸?shù)氖侵噶睢?/span>

SSD1603數(shù)據(jù)和指令傳輸時(shí)序圖如下所示：

功能實(shí)現(xiàn)：通過本實(shí)驗(yàn)，可以將OLED屏幕點(diǎn)亮并顯示所需內(nèi)容。

實(shí)驗(yàn)資料：可以通過github下載，下載鏈接請(qǐng)點(diǎn)擊這里。

代碼說明：本實(shí)驗(yàn)有5個(gè)verilog文件，其中oled_top.v為頂層文件，其余為底層文件,PIN.xdc為本實(shí)驗(yàn)的管腳約束文件。

本實(shí)驗(yàn)使用Vivado 2017.1 進(jìn)行開發(fā),開發(fā)界面如下。如果您未安裝vivado，安裝流程請(qǐng)點(diǎn)擊這里。

實(shí)驗(yàn)RTL視圖：

代碼綜合結(jié)果：

代碼實(shí)現(xiàn)結(jié)果：

具體vivado步驟請(qǐng)參看之前的微信文章，文章鏈接請(qǐng)點(diǎn)擊這里。

驗(yàn)效果圖 :