電路可靠性 ， 亦即電路抗電氣故障的魯棒性（robustness） ， 已日益成為IC設(shè)計(jì)師的關(guān)注點(diǎn)。其中的很多問(wèn)題多年來(lái)已為人所知，有時(shí)人們覺(jué)得可靠性風(fēng)險(xiǎn)主要是最新制程世代才會(huì)面臨的問(wèn)題。誠(chéng)然 ， 越小的器件、越細(xì)的導(dǎo)線、越薄的柵氧化層越容易受到過(guò)度電性應(yīng)力（EOS）的影響 ， 而新制程世代 ， 對(duì)特定版圖形狀和圖案也更為敏感。然而 ， 如果設(shè)計(jì)師認(rèn)為在成熟節(jié)點(diǎn)上不存在電路可靠性問(wèn)題的話(huà) ， 那他今后的項(xiàng)目（project）很可能會(huì)面臨一些潛在風(fēng)險(xiǎn)。

這是為何？

因?yàn)榧词故窃诔墒斓闹瞥躺?， 工程師們也會(huì)從上面不斷榨取性能、功能、面積及其他相關(guān)指標(biāo) ， 以期獲得更高的投資回報(bào)（ROI）。越老的制程的不確定性可能會(huì)越少 ， 但每一輪新的設(shè)計(jì)浪潮都會(huì)因?yàn)橛胁煌膽?yīng)用需求、及環(huán)境條件而引發(fā)新的可靠性問(wèn)題。例如 ， 汽車(chē)和醫(yī)療相關(guān)應(yīng)用芯片設(shè)計(jì)目前是采用成熟制程技術(shù)的新驅(qū)動(dòng)力量。這些應(yīng)用和采用前沿制程的常見(jiàn)消費(fèi)型應(yīng)用相比 ， 具有完全不同的設(shè)計(jì)需求及工作環(huán)境。

這樣就需要有新的工具和方法 ， 來(lái)確保新制程和成熟制程的電路可靠性。例如， 汽車(chē)設(shè)備上更高的電壓導(dǎo)致了更高的EOS風(fēng)險(xiǎn) ， 因此設(shè)計(jì)師需要更努力來(lái)確保具有較薄的柵氧化層的數(shù)字晶體管不會(huì)連接到50伏的電源上。不僅如此，采用高壓設(shè)計(jì)的電路也需要增大特定位置上的版圖圖案間間距。

針對(duì)這樣設(shè)計(jì)的驗(yàn)證 ， 我們只需要檢查某些特定區(qū)域即可 ， 如果將整個(gè)芯片都執(zhí)行符合高壓設(shè)計(jì)規(guī)則的較大間距DRC檢查 ， 則將導(dǎo)致極端保守的設(shè)計(jì)考慮 ， 以及過(guò)大的裸片面積和更高的制造成本。

有限的傳統(tǒng)方法

很多設(shè)計(jì)團(tuán)隊(duì)采用用戶(hù)生成（user-generated）的標(biāo)志層（marker layers）或文本點(diǎn)（text points）來(lái)檢查EOS問(wèn)題 ， 但這是容易出錯(cuò)的方法 ， 需要設(shè)計(jì)師人工判定電壓如何在電路節(jié)點(diǎn)之間變化、并人工標(biāo)出需要符合高壓設(shè)計(jì)規(guī)則的正確區(qū)域。隨著電路功能的密集改版更新 ， 標(biāo)志層（marker layers）是極難保持的。

在芯片設(shè)計(jì)日益復(fù)雜的今天 ， 我們也面臨了其他的風(fēng)險(xiǎn)：靜電放電（ESD）、閂鎖（latch-up）、電遷移（EM）等已知故障機(jī)制不能為標(biāo)準(zhǔn)設(shè)計(jì)做法所完全防止。

其中電遷移在很多代IC上一直是困擾設(shè)計(jì)師的問(wèn)題。然而 ， 結(jié)合了更高驅(qū)動(dòng)強(qiáng)度和采用更細(xì)導(dǎo)線在14/16nm實(shí)現(xiàn)的FinFET技術(shù) ， 成為因電遷移而產(chǎn)生的電路故障的另一個(gè)起因。采用傳統(tǒng)方法進(jìn)行EM檢查 ， 將耗費(fèi)巨大的運(yùn)算資源 ， 需要在整個(gè)芯片的每一個(gè)部分都提取寄生模型、進(jìn)行電流仿真和標(biāo)注最后結(jié)果。常見(jiàn)的16nm/14nm片上系統(tǒng)會(huì)有數(shù)十億個(gè)組件 ， 想當(dāng)然耳 ， 而進(jìn)行這樣的傳統(tǒng)檢查過(guò)程將非常緩慢 ， 是不可接受的。

此外也因?yàn)槟壳八圃斓木w管柵極下的氧化層更薄 ， 使得相關(guān)器件更容易受到EOS的影響。更困難的是 ， 由于現(xiàn)代省電芯片的設(shè)計(jì) ， 大多數(shù)都采用多電源域（multi-power-domain）的策略 ， 意味著一個(gè)芯片可能有著數(shù)十個(gè)不同的電源供電。這種更大的復(fù)雜性使得檢查出完整的潛在EOS問(wèn)題變得極度困難。實(shí)際上 ， 整個(gè)芯片的EOS檢查超出了以往各種工具所提供的標(biāo)準(zhǔn)電路仿真和驗(yàn)證方法的能力。

圖1：電路檢查包括去耦電容布局、幾何尺寸匹配及電流密度檢查。

解決老問(wèn)題 ， 需要新方法

過(guò)去 ， 設(shè)計(jì)師們依賴(lài)電路仿真（circuit simulation）、設(shè)計(jì)復(fù)核（desgin review）、也使用了 標(biāo)志層（marker layers）或文本點(diǎn)（text points）進(jìn)行特定區(qū)塊的設(shè)計(jì)規(guī)則檢查（DRC）、當(dāng)然還有其他“自創(chuàng)”方法來(lái)查找可能的電路可靠性問(wèn)題。

但是今天，由于上述所有挑戰(zhàn) ， 要確保一個(gè)設(shè)計(jì)能不出現(xiàn)潛在的可靠性問(wèn)題 ， 就需要一種整體的驗(yàn)證策略 ， 這種策略要能夠?qū)崿F(xiàn) 電路架構(gòu)的分類(lèi)及其相關(guān)版圖位置的搜尋、金屬導(dǎo)線的寄生電阻測(cè)量、金屬導(dǎo)線的電流密度計(jì)算 以及特定區(qū)塊的DRC檢查等。

人工方法即將被取代 ， 轉(zhuǎn)而使用可執(zhí)行電路架構(gòu)的分類(lèi) ， 并能識(shí)別出相關(guān)的電路節(jié)點(diǎn)及其版圖位置 ， 然后對(duì)各種電路類(lèi)型或問(wèn)題 ， 執(zhí)行相對(duì)應(yīng)的靜態(tài)和動(dòng)態(tài)分析的工具。

這些工具能快速并完整地分析每一器件以及其每個(gè)端點(diǎn)的可能的電壓。有了這個(gè)信息 ， 即可計(jì)算整個(gè)芯片 ， 每一電路節(jié)點(diǎn)及其相對(duì)應(yīng)的版圖位置的所有可能電壓、并能進(jìn)行非常精確和高效的OVD檢查 ， 這也就是說(shuō)可以根據(jù)兩個(gè)版圖圖案間不同的電壓差，定義出不同的最小可容許距離的設(shè)計(jì)規(guī)則并用此一工具進(jìn)行驗(yàn)證。

這些工具還可識(shí)別易受到電遷移影響的電路節(jié)點(diǎn)及其相對(duì)應(yīng)的版圖位置、測(cè)量?jī)牲c(diǎn)間金屬導(dǎo)線的寄生電阻、并執(zhí)行相對(duì)應(yīng)設(shè)計(jì)規(guī)則驗(yàn)證、來(lái)檢測(cè)潛在問(wèn)題。

此外，由于這些問(wèn)題很多都出現(xiàn)于大型芯片里 ， 因此除了完整的功能外， 更需要高效、簡(jiǎn)潔的驗(yàn)證工具 ， 以便快速找出電路錯(cuò)誤的原因。隨著具有這些功能的新工具出現(xiàn) ， 我們現(xiàn)在看到了有數(shù)家晶圓代工廠，已開(kāi)始在提供這一領(lǐng)域的相關(guān)驗(yàn)證解決方案。

但這僅僅是EDA一個(gè)新領(lǐng)域的肇始，預(yù)計(jì)在很長(zhǎng)的一段時(shí)間里， 我們將會(huì)持續(xù)使用這樣的工具， 處理以前“無(wú)法檢查的”電路可靠性問(wèn)題的驗(yàn)證。

沒(méi)有一家汽車(chē)廠商會(huì)接受未在嚴(yán)格的高溫條件下進(jìn)行了驗(yàn)證的發(fā)動(dòng)機(jī)控制芯片，而醫(yī)療廠商所生產(chǎn)的起搏器（pacemaker）則必須在很長(zhǎng)的壽命期內(nèi)可靠地工作。

此外 ， 還有一些新的電路架構(gòu)在成熟的節(jié)點(diǎn)被首次推出時(shí) ， 還尚未被發(fā)明出來(lái)。包含更多模擬電路、更高電壓（比如汽車(chē)上的50V）、更高的頻率還僅僅是電路設(shè)計(jì)師所面臨的、不斷變化的設(shè)計(jì)要求中的一部分。