隨著PCB上高速信號速率的提升，高速設計方案會在PCB設計中引入比較多的DRC，最常見的是K/L、K/V等DRC。設計者允許這些DRC的存在，但是這些DRC的占比已經超過整板DRC的50%以上，他們的存在會降低ALLEGRO的運行速度，甚至延長某些操作的運行時間（例如：更新DRC，Database check等），還影響投板前的DRC排查效率和質量。Allegro17.2的Via structure 功能，可以幫助設計者去除這些DRC，提升設計效率和設計質量。

步驟一：根據需求創(chuàng)建Via structure

設計者可以根據需求，創(chuàng)建不同的Via structure，Via structure可以包含您所需要的設計對象，例如Via、Shape（包括RKO）、Cline等。Via structure的創(chuàng)建方法很簡單，找到如下的命令，按照Command欄的提示即可順利完成。下面舉一些我們已有的例子，僅用于說明使用方法。

1. 芯片側的Via structure樣例，Via structure可以只是Cline，也可以是Via、shape、Cline的合成體。具體包含的對象，由設計者決定。

2.高速布線層切換的Via structure樣例。

3. 連接器側的Via structure樣例?？梢灾话珻line和您所需的其他對象。

步驟二：在設計中調用Via structure

Via structure定義完成后，我們可以在設計中直接調用，然后將其連接起來，即可完成高速鏈路的布線。如下的實例中，應用上面提到的幾個Via structure樣例，完成了一個高速鏈路的設計。設計完成后，K/L、K/V等報錯不再出現，設計變得更加有效，更有利于提升設計質量。

Allegro的Via structure功能，可以幫助設計者消除PCB上為了落實設計需求而引入的合理的DRC。讓設計更加高效，高質量，且可以促進高速信號設計的一致性（每次遇到同類設計，都可以直接調用已有的模板）。