我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現(xiàn)場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那么世界將拋棄你，時代將拋棄你。

FPGA中計數(shù)器設計探索，以計數(shù)器為32位為例：

第一種方式，直接定義32位計數(shù)器。

reg [31:0]count;

quartus ii 下的編譯，資源消耗情況。

85C模型下的時鐘頻率。

0C模型下的時鐘頻率。

chip planner下資源分布情況。

第二種方式，定義2個16位計數(shù)器。

reg [15:0]count1，count2;

quartus ii 下的編譯，資源消耗情況。

85C模型下的時鐘頻率。

0C模型下的時鐘頻率。

chip planner下資源分布情況

從上述兩種情況來看，結(jié)合C4內(nèi)部LAB的結(jié)構(gòu)，兩種方式消耗資源一樣多，兩種模型下的時鐘頻率比較接近。

值得注意的是，以上測試是在資源足夠頻率不高的條件下測試的。根據(jù)經(jīng)驗，當資源使用較多，時鐘頻頻較高時，建議使用方式二。