概述
AD6677是一款11位、250 MSPS中頻(IF)接收機(jī)，專門針對要求高動態(tài)范圍性能、低功耗和小尺寸的電信應(yīng)用中支持多天線系統(tǒng)而設(shè)計。

該器件包括高性能模數(shù)轉(zhuǎn)換器(ADC)和噪聲整形再量化器(NSR)數(shù)字模塊。ADC由多級、差分流水線架構(gòu)組成，并集成了輸出糾錯邏輯，每個ADC差分流水線的第一級包含一個寬帶寬開關(guān)電容采樣網(wǎng)絡(luò)。集成基準(zhǔn)電壓源可簡化設(shè)計。占空比穩(wěn)定器(DCS)補(bǔ)償ADC時鐘占空比的波動，使轉(zhuǎn)換器保持出色的性能。
數(shù)據(jù)表：*附件：AD6677 80MHz帶寬中頻接收機(jī)技術(shù)手冊.pdf

ADC的輸出內(nèi)部連接到NSR模塊。集成NSR電路能夠提高奈奎斯特帶寬內(nèi)較小頻段的信噪比(SNR)性能。該器件支持兩種不同的輸出模式，通過SPI可以選擇輸出模式。如果使能NSR特性，則在處理ADC的輸出時，AD6677可以在有限的部分奈奎斯特帶寬內(nèi)實(shí)現(xiàn)更高的SNR性能，同時保持11位輸出分辨率。

可以對NSR模塊進(jìn)行編程，以提供采樣時鐘22%或33%的帶寬。例如，當(dāng)采樣時鐘速率為250 MSPS時，在22%模式下，AD6677可以在55 MHz帶寬內(nèi)實(shí)現(xiàn)最高76.3 dBFS的SNR；在33%模式下，它可以在82 MHz帶寬內(nèi)實(shí)現(xiàn)最高73.5 dBFS的SNR。

禁用NSR模塊時，ADC數(shù)據(jù)直接以11位的分辨率提供給輸出端。這種工作模式下，AD6677能夠在整個奈奎斯特帶寬內(nèi)實(shí)現(xiàn)最高65.9 dBFS的SNR。因此，AD6677可以用于電信應(yīng)用，例如要求更寬帶寬的數(shù)字預(yù)失真觀測路徑。

輸出數(shù)據(jù)直接送至外部JESD204B串行輸出通道。此輸出設(shè)置為電流模式邏輯(CML)電平。支持一種模式，使得輸出編碼數(shù)據(jù)通過一條通道發(fā)送（L = 1；F = 4）。器件提供同步輸入控制（SYNCINB±和SYSREF±）。

AD6677接收機(jī)能夠?qū)軐挼闹蓄l頻譜進(jìn)行數(shù)字化處理。該IF采樣架構(gòu)與傳統(tǒng)的模擬技術(shù)或較低集成度的數(shù)字方法相比，能大幅度降低器件的成本和復(fù)雜度。

需要時，靈活的掉電選項可以明顯降低功耗。通過專用快速檢測引腳支持可編程超量程電平檢測。

產(chǎn)品特色

1. 可配置JESD204B輸出模塊集成鎖相環(huán)(PLL)，支持每通道最高5 Gbps的采樣速率。
2. 中頻接收機(jī)包括11位250 MSPS ADC，ADC具有可編程的噪聲整形再量化器(NSR)功能，當(dāng)帶寬降低至采樣速率的22%或33%時，它能提高信噪比。
3. 支持可選RF時鐘輸入以簡化系統(tǒng)板設(shè)計。
4. 取得專利的差分輸入在最高至400 MHz的輸入頻率下仍保持出色的信噪比(SNR)性能。
5. 片內(nèi)1至8整數(shù)輸入時鐘分頻器和SYNC輸入支持多器件同步。
6. 采用1.8 V單電源供電。
7. 標(biāo)準(zhǔn)串行端口接口(SPI)支持各種產(chǎn)品特性和功能，例如：控制時鐘DCS、掉電模式、測試模式、基準(zhǔn)電壓模式、超量程快速檢測以及串行輸出配置等。

應(yīng)用

• 通信
• 分集無線電和智能天線(MIMO)系統(tǒng)
• 多模式數(shù)字接收機(jī)(3G)
  TD-SCDMA、WiMAX、 WCDMA、
  CDMA2000、GSM、 EDGE、LTE
• I/Q解調(diào)系統(tǒng)
• 通用軟件無線電

特性

• JESD204B Subclass 0或Subclass 1編碼串行數(shù)字輸出
• 信噪比(SNR)：71.9 dBFS（185 MHz AIN，250 MSPS，NSR設(shè)為33%）
• 無雜散動態(tài)范圍(SFDR)：87 dBc（185 MHz AIN，250 MSPS）
• 總功耗：
  435 mW (250 MSPS)
• 1.8 V電源電壓
• 1至8整數(shù)輸入時鐘分頻器
• 采樣速率最高達(dá)250 MSPS
• 中頻采樣頻率最高達(dá)400 MHz
• 模數(shù)轉(zhuǎn)換器(ADC)內(nèi)置基準(zhǔn)電壓源
• 靈活的模擬輸入范圍
  -- 1.4 V p-p至2.0 V p-p（標(biāo)稱值1.75 V p-p）
• ADC時鐘占空比穩(wěn)定器(DCS)
• 串行端口控制
• 節(jié)能的掉電模式

框圖

時序圖

引腳配置描述

典型性能特征

工作原理

概述

AD6677有一個模擬輸入通道和一個JESD204B輸出通道。信號在到達(dá)輸出端口前會經(jīng)過多個處理階段。

雙ADC設(shè)計可用于處理多種載波信號，其中ADC可在同一接收鏈路中獨(dú)立運(yùn)行，也可用于不同的接收鏈路，使用不同的天線。該器件的采樣頻率范圍為直流至300 MHz，可運(yùn)用適當(dāng)?shù)牡屯ɑ驇?a href="http://m.sdkjxy.cn/tags/濾波器/" target="_blank">濾波器，以最小的ADC性能損失對400 MHz的模擬輸入進(jìn)行濾波處理。在400 MHz以上運(yùn)行會導(dǎo)致ADC噪聲和失真增加。

它具備同步功能，可實(shí)現(xiàn)多個器件之間的定時同步。通過一個三線制、SPI兼容的串行接口對AD6677進(jìn)行編程控制。

ADC架構(gòu)

AD6677架構(gòu)由前端采樣保持電路組成，其后連接流水線開關(guān)電容ADC。每個階段的量化輸出先進(jìn)行邏輯合并，再得到11位結(jié)果，該結(jié)果會通過NSR模塊進(jìn)行處理，之后再送入數(shù)字處理邏輯。

流水線架構(gòu)使第一級能夠基于新的輸入樣本運(yùn)行，并讓其余各級對前一個樣本進(jìn)行處理，在時鐘上升沿進(jìn)行采樣。流水線的每一級（包括最后一級）均由一個低分辨率閃存ADC、一個數(shù)模轉(zhuǎn)換器（DAC）以及一個積分誤差放大器（MDAC）組成。MDAC對DAC輸出與下一級流水線中閃存輸入的差值進(jìn)行放大，以校正閃存誤差。最后一級僅由一個閃存ADC組成。

輸入級包含一個差分采樣電路，可實(shí)現(xiàn)交流耦合或單端模式。輸出數(shù)據(jù)鎖存模塊會阻塞數(shù)據(jù)、校正誤差，并將數(shù)據(jù)輸出到外部緩沖器。輸出緩沖器由獨(dú)立電源供電，使數(shù)字輸出能夠與模擬內(nèi)核隔離。

用戶可在直流至300 MHz的頻率范圍內(nèi)對輸入進(jìn)行帶通濾波，以最小的性能損失對400 MHz的模擬輸入進(jìn)行濾波。不過，這樣做會增加ADC的噪聲和失真。它還提供同步功能，支持多個器件同步定時。通過三線制、SPI兼容的串行接口對AD6677進(jìn)行編程和控制。

模擬輸入注意事項

AD6677的模擬輸入采用差分開關(guān)電容電路，針對差分輸入信號處理進(jìn)行了優(yōu)化。

時鐘信號交替切換輸入電路，使其在采樣模式和保持模式間轉(zhuǎn)換（配置見圖29）。處于采樣模式時，需在一個時鐘周期內(nèi)完成對采樣電容的充電以及設(shè)置。一個小的等值串聯(lián)電阻有助于降低驅(qū)動源輸出級的峰值電流?？稍谳斎雰啥瞬⒙?lián)一個旁路電容，為動態(tài)充電電流提供通路。這種無源網(wǎng)絡(luò)會在ADC輸入處形成一個低通濾波器，因此，具體數(shù)值取決于應(yīng)用場景。

在中頻欠采樣應(yīng)用中，降低采樣電容上的阻抗可減少驅(qū)動源的負(fù)載，從而限制ADC的輸入帶寬。有關(guān)詳細(xì)信息，請參考《AN - 742：失調(diào)與增益誤差對開關(guān)電容放大器的影響》應(yīng)用筆記、《AN - 827：射頻/中頻放大器接口的電阻性方法》應(yīng)用筆記，以及Analog Dialogue文章《變壓器耦合前端與寬帶A/D轉(zhuǎn)換器》。

為實(shí)現(xiàn)最佳動態(tài)性能，需匹配驅(qū)動VIN+和VIN - 的源阻抗，并使輸入差分平衡。