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芯片流片首次成功率僅14%?合科泰解析三大破局技術(shù)

深圳合科泰 ? 來源:深圳合科泰 ? 作者:深圳合科泰 ? 2025-06-03 17:50 ? 次閱讀
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你知道嗎?把設(shè)計(jì)好的芯片圖紙變成實(shí)物,這個(gè)關(guān)鍵步驟叫“流片”。但最近行業(yè)曝出一個(gè)驚人數(shù)據(jù):2025年,芯片第一次流片的成功率只有14%!相比兩年前的24%,幾乎“腰斬”。這背后,作為深耕分立器件封測(cè)的老牌企業(yè)——合科泰,為您講解整個(gè)半導(dǎo)體行業(yè)面臨的巨大挑戰(zhàn)。

流片:從圖紙到硅片的驚險(xiǎn)一躍

流片流程大致是這樣:工程師把設(shè)計(jì)好的芯片“藍(lán)圖”(版圖文件)交給芯片代工廠(比如臺(tái)積電、三星)。首先,工廠要制作極其精密的“模具”——光刻掩膜版。在3nm這樣的尖端工藝上,一套掩膜版成本可能高達(dá)幾百萬美元!接著是復(fù)雜的制造過程,核心是光刻(尤其是先進(jìn)的EUV光刻技術(shù))、蝕刻、離子注入和層層金屬布線。芯片越做越小,布線帶來的電阻、電容問題就越突出,難度激增。

制造完成的晶圓片,還要經(jīng)過嚴(yán)格的“體檢”(晶圓測(cè)試/CP測(cè)試),用探針一個(gè)個(gè)芯片測(cè)功能。如果發(fā)現(xiàn)速度慢了、功耗高了或者根本不通電,那這批流片就算失敗,錢打水漂,得重頭再來。即使過了這關(guān),后續(xù)切割、封裝環(huán)節(jié)也可能出問題。

成功率暴跌的三大“元兇”

為什么第一次就成功的芯片越來越少?主要有三大原因:

1.設(shè)計(jì)太復(fù)雜,驗(yàn)證跟不上:現(xiàn)在的芯片都是“混血兒”。比如,AI芯片可能用5nm做計(jì)算核心,14nm做存儲(chǔ),28nm做接口。不同工藝模塊要協(xié)同工作,設(shè)計(jì)難度指數(shù)級(jí)上升。同時(shí),AI、自動(dòng)駕駛等定制化芯片需求猛增,驗(yàn)證場(chǎng)景可能超過10億種,傳統(tǒng)設(shè)計(jì)工具根本忙不過來。

2.搶時(shí)間,基礎(chǔ)沒打牢:市場(chǎng)競(jìng)爭太激烈,很多公司把開發(fā)周期從18個(gè)月壓縮到1年以內(nèi)。結(jié)果是設(shè)計(jì)驗(yàn)證時(shí)間被大幅擠壓,很多潛在問題沒查出來就匆忙流片。有AI芯片公司就曾因“時(shí)序收斂”這種基礎(chǔ)問題流片失敗,損失數(shù)千萬美元。此外,先進(jìn)工藝(如2nm/3nm)本身良率就不高(臺(tái)積電2nm初期良率約60%,三星3nm更低),即使設(shè)計(jì)完美,制造環(huán)節(jié)也可能出問題。

3.技術(shù)躍進(jìn),老經(jīng)驗(yàn)不夠用:從28nm到14nm時(shí),首次成功率就從30%降到26%。如今邁向3nm/2nm,復(fù)雜度更高,風(fēng)險(xiǎn)更大。同時(shí),芯片設(shè)計(jì)要融合模擬、數(shù)字、射頻等多種技術(shù),缺乏協(xié)同經(jīng)驗(yàn)就容易在信號(hào)傳輸上栽跟頭。


出路何在?提升成功率的“三板斧”

面對(duì)挑戰(zhàn),行業(yè)也在積極尋找出路:

AI助力“火眼金睛”:用AI設(shè)計(jì)驗(yàn)證工具是突破口。比如西門子的QuestaOne工具,利用AI預(yù)測(cè)哪些測(cè)試最關(guān)鍵,能把幾千次測(cè)試壓縮到幾百次,效率提升好幾倍,還能自動(dòng)定位問題根源。結(jié)合數(shù)學(xué)驗(yàn)證和仿真,能把驗(yàn)證時(shí)間從幾周縮短到幾天。

模擬考”提前排雷:流片前先用FPGA(可編程芯片)快速搭建原型,驗(yàn)證系統(tǒng)級(jí)功能。有公司就靠這個(gè)方法發(fā)現(xiàn)了內(nèi)存控制器漏洞,避免了流片失敗。專用仿真加速器速度更是比普通電腦快百倍。

"抱團(tuán)取暖”深度合作:芯片設(shè)計(jì)公司和代工廠緊密合作至關(guān)重要。像蘋果和臺(tái)積電合作開發(fā)3nm芯片時(shí),就共同優(yōu)化設(shè)計(jì)來提高良率。復(fù)用經(jīng)過嚴(yán)格驗(yàn)證的第三方成熟模塊(IP核),也能大大降低風(fēng)險(xiǎn)、縮短周期。

結(jié)語

流片成功率低至14%催生新趨勢(shì):中小公司聚焦核心設(shè)計(jì),將流片委托專業(yè)方。先進(jìn)封裝成破局關(guān)鍵,Chiplet技術(shù)通過模塊化封裝降低工藝依賴,合科泰Flipchip倒裝工藝研發(fā)線已探索多芯片封裝良率提升方案。國產(chǎn)替代加速背景下,合科泰以X-Ray檢測(cè)、全溫域測(cè)試等技術(shù)攻克良率難題。破局需AI驗(yàn)證、產(chǎn)業(yè)鏈協(xié)同與創(chuàng)新,合科泰DFM協(xié)同設(shè)計(jì)及現(xiàn)貨供應(yīng)鏈,為企業(yè)縮短周期、降低風(fēng)險(xiǎn),成應(yīng)對(duì)“成功率危機(jī)”可靠伙伴。

審核編輯 黃宇

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