在目前全球的芯片制造產(chǎn)業(yè)中，除了臺(tái)積電、格羅方德、三星、英特爾擁有先進(jìn)的生產(chǎn)技術(shù)，以其強(qiáng)大的生產(chǎn)能力可以生產(chǎn)先進(jìn)邏輯運(yùn)算芯片之外，愛美科（IMEC）則是在晶圓制造領(lǐng)域中技術(shù)研發(fā)領(lǐng)先的單位。

因此，繼日前臺(tái)積電與南韓三星陸續(xù)透露其在 5 納米先進(jìn)制程的布局情況外，愛美科也在上周宣布了一項(xiàng)新的技術(shù)，制造了全球最小的 SRAM 芯片，其芯片面積比之前的產(chǎn)品縮小了 24%，未來將可適用于先進(jìn)的 5 納米制程技術(shù)上。

事實(shí)上，由于結(jié)構(gòu)簡單等因素，使得每一代新制程中的研發(fā)人員往往都會(huì)使用 SRAM 芯片進(jìn)行測試。結(jié)果就是誰造出的 SRAM 芯片核心面積更小，就意味著制程技術(shù)越先進(jìn)。

此前的紀(jì)錄，是三星在 2018 年 2 月份的國際會(huì)議上宣布，期刊發(fā)出的 6T 256Mb SRAM 芯片，面積只有 0.026mm2。不過，愛美科上周聯(lián)合 Unisantis 公司開發(fā)的新一代 6T 256Mb SRAM 芯片打破了這個(gè)紀(jì)錄，核心面積只有 0.0184 mm2 到 0.0205mm2 ，相比三星的 SRAM 微縮了 24%。

愛美科表示，面積能大幅縮小的原因，就在于使用了新的晶體管結(jié)構(gòu)。Unisantis 與愛美科使用的是 Unisantis 所開發(fā)的垂直型環(huán)繞柵極（Surrounding Gate Transistor，SGT）結(jié)構(gòu)，最小柵極距只有 50nm。

這樣的水平，與標(biāo)準(zhǔn)型 GAA 晶體管相比，垂直型 SGT 單元 GAA 晶體管面積能夠縮小 20% 到 30%，同時(shí)在工作電壓、漏電流及穩(wěn)定性上表現(xiàn)更佳。

目前愛美科正與 Unisantis 公司一起定制新制程的關(guān)鍵制程流程及步驟，預(yù)計(jì)透過一種新的制程協(xié)同優(yōu)化 DTCO 技術(shù)，研發(fā)人員就能使用 50nm 間距制造出 0.0205 mm2 的 SRAM 單元，而未來該制程也能夠適用 5 納米制程的節(jié)點(diǎn)。此外，該制程技術(shù)還能使用 EUV 極紫外光刻技術(shù)，減少制程步驟，這使得設(shè)計(jì)成本與傳統(tǒng) FinFET 制程相當(dāng)。