近年來，氮化鎵(GaN)技術(shù)憑借其相較于傳統(tǒng)硅MOSFET的優(yōu)勢，包括更低的寄生電容、無體二極管、出色的熱效率和緊湊的尺寸，極大地改變了半導(dǎo)體行業(yè)。GaN器件變得越來越可靠，并且能夠在很寬的電壓范圍內(nèi)工作。現(xiàn)在，GaN器件已被廣泛用于消費電子產(chǎn)品、汽車電源系統(tǒng)等眾多應(yīng)用，有效提升了效率和功率密度。

GaN器件具有許多獨特的電氣特性，例如低柵極電壓限值和死區(qū)期間的高反向傳導(dǎo)損耗，因此需要專門的驅(qū)動器來驅(qū)動。不建議在沒有額外保護電路的情況下，使用常規(guī)硅MOSFET驅(qū)動器來驅(qū)動GaN FET，以免導(dǎo)致性能問題和潛在的器件受損風(fēng)險。盡管GaN FET市場在不斷擴大，但專用的GaN驅(qū)動器仍舊稀缺。

ADI公司開發(fā)了旗下100 V半橋GaN驅(qū)動器LT8418。這款先進(jìn)的驅(qū)動器具備穩(wěn)健的拉電流和灌電流能力，并集成了智能自舉開關(guān)，能夠維持穩(wěn)定的自舉電壓，相對于VCC的壓降非常小。此外，這款器件具有分離柵極驅(qū)動器，可以精細(xì)控制導(dǎo)通和關(guān)斷擺率，從而降低振鈴并優(yōu)化電磁干擾(EMI)性能，因而這款I(lǐng)C非常適合要求苛刻的應(yīng)用，例如D類放大器、高效率數(shù)據(jù)中心電源、高頻DC-DC轉(zhuǎn)換器和電機驅(qū)動器。

然而，以高開關(guān)速度工作的GaN轉(zhuǎn)換器對于電路板寄生元件引起的振鈴特別敏感。如果過沖或下沖電壓超過絕對最大閾值，F(xiàn)ET可能會受損。因此，要在GaN應(yīng)用中采用這款新器件，運用最佳設(shè)計實踐來提升效率和性能至關(guān)重要。

01 降低寄生電感

在開關(guān)事件期間，電流的快速變化會導(dǎo)致PCB布局中固有的寄生電感與雜散電容產(chǎn)生諧振，進(jìn)而引起轉(zhuǎn)換器中各個節(jié)點出現(xiàn)振鈴。當(dāng)開關(guān)速度非?？鞎r，由于快速di/dt瞬變，振鈴會更加顯著。在半橋配置中，寄生電感的主要來源是功率環(huán)路和柵極環(huán)路，如圖1所示。

圖1. 半橋配置中的常見寄生電感源。

功率環(huán)路電感包括FET漏極電感LD、共源電感 LCS以及來自輸入電容和PCB走線的寄生電感。柵極環(huán)路電感包括柵極電感LGATE和共源電感 LCS。

圖2和圖3展示了寄生電感的影響，表現(xiàn)為開關(guān)節(jié)點電壓和柵極信號上出現(xiàn)了更大振鈴。開關(guān)節(jié)點處的振鈴會增加開關(guān)損耗并降低EMI性能。同時，柵極信號上的振鈴可能會超過柵極電壓閾值和絕對額定值，導(dǎo)致FET誤導(dǎo)通/關(guān)斷和柵極永久性損壞。因此，盡可能降低GaN轉(zhuǎn)換器中的寄生電感以確保穩(wěn)健運行至關(guān)重要。

圖2. 熱回路寄生電感導(dǎo)致開關(guān)節(jié)點電壓出現(xiàn)振鈴。

圖3. 柵極環(huán)路寄生電感導(dǎo)致柵極信號出現(xiàn)振鈴

02 采用內(nèi)部垂直布局來降低熱回路電感

為了盡可能降低降壓或升壓轉(zhuǎn)換器中的熱回路電感，關(guān)鍵是減小dv/dt快速轉(zhuǎn)換期間的電感效應(yīng)和相關(guān)電壓尖峰，從而提高效率和EMI性能。熱回路布局至關(guān)重要，它由GaN FET和熱回路電容的位置確定，決定了熱回路的物理尺寸，進(jìn)而決定了熱回路的電感大小。為了盡可能降低熱回路電感，建議采用圖4所示的內(nèi)部垂直布局。

圖4. 優(yōu)化布局 - 采用內(nèi)部垂直布局，使FET和熱回路電容位于同一層。

在這種布局中，高側(cè)和低側(cè)FET并排放置在同一PCB層上。并行布置可有效縮短互連走線的長度。多個熱回路電容（低等效串聯(lián)電阻(ESR)的陶瓷電容）也放置在同一層上，并直接毗鄰FET的源極和漏極端子。這種布局利用內(nèi)部第一層作為功率環(huán)路返回路徑，此路徑與頂層上的正向路徑非常接近，從而有效縮小熱回路的物理尺寸。由此還可確保熱回路雜散電感與電路板總厚度無關(guān)。此外，正向和返回電流的感應(yīng)磁場相互抵消，進(jìn)一步降低了寄生電感。

03 適當(dāng)布置熱回路電容以優(yōu)化熱性能

GaN器件由于尺寸緊湊且接觸面積有限，在高開關(guān)頻率和高負(fù)載下可能會承受極大的熱應(yīng)力。因此，在設(shè)計PCB布局時，采用有效的熱管理實踐對于確保性能可靠至關(guān)重要。

在降壓轉(zhuǎn)換器配置中，由于硬開關(guān)產(chǎn)生的損耗，頂部FET通常會經(jīng)受更高的溫度。為了增強散熱，建議將高頻熱回路電容器放置在更靠近底部FET的位置。這種布置不僅能夠優(yōu)化高頻環(huán)路的電氣路徑，而且在頂部FET周圍提供了額外的空間，有助于改善散熱。在這種布局中，內(nèi)部第一層上的電源平面（位于Q1和Q2下方）是 VIN。這種布局策略的頂層如圖5a所示。

相比之下，在升壓配置中，底部FET通常會因為硬開關(guān)而承受更高的熱應(yīng)力。因此，高頻熱回路電容應(yīng)位于頂部FET附近，并在底部FET周圍留出空間以改善散熱。返回地平面位于第二層。這種布局如圖5b所示。

圖5. 適當(dāng)布置熱回路電容以改善降壓和升壓配置的散熱效果：(a)降壓布局，電容靠近底部FET；(b)升壓布局，電容靠近頂部FET。

04 通孔雖小但有用

在FET的焊盤上直接布置多個層間連接通孔，有助于進(jìn)一步降低熱回路寄生電感，如圖6所示。由于漏極和源極端子交錯排列，因此流過這些通孔的電流方向相反，進(jìn)而形成多個方向相反但相鄰的磁場環(huán)路。這些磁環(huán)導(dǎo)致磁場自我抵消，故熱回路中的寄生電感顯著降低。

圖6. 在GaN器件的焊盤上布置通孔以改善熱導(dǎo)率和電導(dǎo)率

此外，這些通孔能夠有效增強散熱性能，將FET的熱能傳輸?shù)狡渌鸓CB層的銅平面，因此有助于維護器件在高功率運行期間的熱完整性。通孔還能將電流分配到多個PCB層上，并能有效降低電阻。建議填充這些通孔，以防止焊接過程中放氣和焊料泄漏，并提升散熱和導(dǎo)電性能。

圖7比較了兩個由LT8418驅(qū)動的GaN降壓電路板之間的溫度差異。在相同工作條件下，采用推薦布局實踐設(shè)計的電路板與設(shè)計糟糕的電路板相比，前者搭載的GaN FET的溫度明顯更低（相差最多28?C）。

圖7. 溫度比較，測量條件：VIN= 48 V，VOUT= 12 V，IOUT= 10 A，F(xiàn)SW= 500 kHz。建議的設(shè)計實踐使FET溫度降低近30?C：(a)設(shè)計糟糕的布局 - FET溫度高；(b)采用建議設(shè)計實踐的布局 - FET溫度低。

05 善用柵極電阻

GaN FET的固有特性使其絕對最大柵極電壓額定值通常在6 V左右，低于硅(Si) MOSFET。3 因此，不建議使用針對較高柵極電壓而設(shè)計的常規(guī)Si MOSFET驅(qū)動器來驅(qū)動GaN器件。設(shè)計GaN轉(zhuǎn)換器時務(wù)必小心，避免因電壓尖峰或柵極振鈴而造成損壞。

若以過高的速度切換GaN FET，可能會導(dǎo)致開關(guān)節(jié)點出現(xiàn)嚴(yán)重的電壓過沖和振蕩。如上所述，這種現(xiàn)象主要是由電路內(nèi)的寄生電感和電容引起的。此外，開關(guān)節(jié)點和柵極之間的耦合可能會引起意外的振蕩，進(jìn)而觸發(fā)FET誤導(dǎo)通。這種意外導(dǎo)通可能會造成直通狀況，即高側(cè)和低側(cè)FET同時導(dǎo)通，產(chǎn)生過大的電流。此現(xiàn)象不僅會降低系統(tǒng)效率，而且會給FET帶來熱過應(yīng)力和永久性損壞的嚴(yán)重風(fēng)險。為了緩解這個問題，必須調(diào)整柵極信號的擺率，從而確保電路的可靠性并延長其使用壽命。

LT8418用于驅(qū)動?xùn)艠O電壓介于3.85 V至5.5 V之間的GaN器件，為柵極提供了充足的安全裕度。GaN FET應(yīng)盡可能靠近IC放置，以縮短柵極走線，有效降低柵極電感。此外，這款GaN驅(qū)動器具有分離柵極驅(qū)動特性，支持通過柵極電阻獨立調(diào)整導(dǎo)通和關(guān)斷擺率。利用此特性可以對開關(guān)行為進(jìn)行精細(xì)調(diào)整，從而滿足系統(tǒng)要求。柵極電阻可消耗高頻振鈴的能量，從而起到抑制柵極信號振蕩的作用。應(yīng)謹(jǐn)慎選擇柵極電阻值，以平衡開關(guān)速度、EMI性能和柵極損耗。

圖8. 頂部柵極電阻值足夠大和不夠大兩種情況下降壓轉(zhuǎn)換器的波形：(a) RTGP= 2 Ω - 波形干凈，振鈴非常?。?b) RTGP= 1 Ω - 振蕩波形，超過柵極最大額定值。

為了確定最優(yōu)柵極電阻值，推薦做法是在諸如最大負(fù)載和最高開關(guān)電壓等最壞情況下，在試驗臺上評估柵極信號。先從較高的柵極電阻值（如3.3 Ω）開始測試，有助于抑制初始振鈴并建立一個安全基準(zhǔn)。然后逐步降低電阻值，同時監(jiān)測柵極信號上 是否出現(xiàn)過度振鈴、過沖或下沖。要確保柵極電壓波形在最大額定柵極電壓以下和閾值電壓以上具有足夠的安全裕度。此方法通過優(yōu)化電阻值來實現(xiàn)可接受的信號質(zhì)量和效率，同時維持足夠的抑制效果。

圖8a顯示了使用2 Ω的理想頂部柵極電阻時，降壓轉(zhuǎn)換器的一些典型波形。這些波形很干凈，沒有明顯的過沖或振鈴，表明抑制有效且開關(guān)特性得到了優(yōu)化。相比之下，圖8b突出顯示了由于頂部柵極電阻(1 Ω)不足，導(dǎo)致頂部柵極信號出現(xiàn)過沖，超過6 V的安全閾值，可能會造成GaN FET損壞和EMI提高。

06 測試點布局不當(dāng)可能導(dǎo)致誤判

糟糕的測試點布局可能會引入寄生電感，導(dǎo)致觀測到的信號失真，產(chǎn)生錯誤讀數(shù)，并可能讓開發(fā)者誤判電路性能。因此，為了準(zhǔn)確測量柵極信號，尤其是在高速切換的情況下，適當(dāng)?shù)臏y試點布局至關(guān)重要。

設(shè)計測試點的關(guān)鍵做法之一是使用短開爾文連接。這種方法將目標(biāo)讀取信號與其他噪聲信號分離，能夠有效降低共享寄生元件的影響，并確保探頭直接在FET端子處測量實際柵極信號。

為了測量底部柵極和開關(guān)節(jié)點信號，建議使用低電容無源探頭，并讓彈簧接地引線靠近GaN FET的GND，以盡可能降低探頭物理連接的影響。頂部柵極VGS信號以開關(guān)節(jié)點為基準(zhǔn)，因此讀取該信號較為困難。這項任務(wù)適合使用高速差分探頭。為了獲得更好的結(jié)果，此類光學(xué)差分探頭通常需要搭配專用的MMCX連接器，如圖9所示。

圖9. 讀取柵極信號時，建議差分探頭使用MMCX連接器。

圖10還展示了不當(dāng)?shù)臏y試點設(shè)計和合理的測試點設(shè)計的波形比較。

圖10. 不當(dāng)?shù)臏y試點設(shè)計和合理的測試點設(shè)計的波形比較：(a)不當(dāng)?shù)臏y試點布局導(dǎo)致波形上出現(xiàn)假振鈴；(b)從合理的測試點布局采集到的干凈波形。

07 結(jié)論

本文重點介紹了由LT8418驅(qū)動的GaN半橋轉(zhuǎn)換器的關(guān)鍵設(shè)計實踐。例如，采用優(yōu)化的PCB布局、合理的電容布置及精細(xì)調(diào)整的柵極電阻來確保電路穩(wěn)健運行，使用精密測量技術(shù)來驗證電路性能等。在此基礎(chǔ)上，結(jié)合LT8418的先進(jìn)特性，則對于要求高效率、小尺寸和熱穩(wěn)定性的高頻應(yīng)用，LT8418將成為理想的驅(qū)動器。