CDCE937-Q1 和 CDCEL937-Q1 器件是基于鎖相環(huán) （PLL） 的模塊化可編程時鐘合成器。這些器件提供靈活的可編程選項，例如輸出時鐘、輸入信號和控制引腳，以便用戶可以將 CDCEx937-Q1 配置為必要的規(guī)格。

CDCEx937-Q1 從單個輸入頻率生成多達七個輸出時鐘，以節(jié)省電路板空間和成本。此外，通過多個輸出，時鐘發(fā)生器可以用一個時鐘發(fā)生器替換多個晶體。這使得該器件非常適合 ADAS 中信息娛樂和攝像頭系統(tǒng)中的主機和遠程信息處理應用，因為這些平臺正在發(fā)展成為更小、更具成本效益的系統(tǒng)。
*附件：cdcel937-q1.pdf

此外，每個輸出都可以通過集成的可配置 PLL 在系統(tǒng)內(nèi)針對高達 230MHz 的任何時鐘頻率進行編程。PLL 還支持具有可編程下行和中心擴展的擴頻時鐘 （SSC）。這提供了更好的電磁干擾 （EMI） 性能，使客戶能夠通過 CISPR-25 等行業(yè)標準。

使用三個用戶定義的控制引腳訪問頻率編程和SSC的定制。這消除了控制時鐘的額外接口要求。還可以根據(jù)用戶的需求定義特定的上電和斷電序列。

特性

• 符合汽車應用標準
• AEC-Q100 符合以下標準：
  • 器件溫度等級 1：–40°C 至 125°C 環(huán)境工作溫度范圍
  • 設備 HBM ESD 分類 2 級
  • 設備 CDM ESD 分類級別 C4B
• 系統(tǒng)內(nèi)可編程性和EEPROM
  • 串行可編程易失性寄存器
  • 非易失性EEPROM存儲客戶設置
• 靈活的輸入時鐘概念
  • 外部晶體：8MHz至32MHz
  • 片內(nèi)VCXO：拉動范圍±150ppm
  • 單端LVCMOS，最高可達160MHz
• 自由選擇輸出頻率，最高可達 230 MHz
• 低噪聲PLL內(nèi)核
  • 集成 PLL 環(huán)路濾波器組件
  • 低周期抖動（典型值 60ps）
• 獨立的輸出電源引腳
  • CDCE937-Q1：3.3V和2.5V
  • CDCEL937-Q1：1.8V
• 靈活的時鐘驅(qū)動器
  • 三個用戶可定義的控制輸入 [S0/S1/S2];例如：SSC 選擇、頻率切換、輸出使能或斷電
  • 為視頻、音頻、USB、IEEE1394、RFID、藍牙?、WLAN、以太網(wǎng)?和 GPS 生成高精度時鐘
  • 生成與 TI-DaVinci?、OMAP? 和 DSP 一起使用的通用時鐘頻率
  • 可編程 SSC 調(diào)制
  • 支持 0PPM 時鐘生成
• 1.8V器件電源
• 寬溫度范圍 –40°C 至 125°C
• 采用 TSSOP 封裝
• 用于輕松進行 PLL 設計和編程的開發(fā)和編程套件 （TI Pro-Clock?）

參數(shù)

?1. 產(chǎn)品概述?

• ?型號?：CDCE937-Q1（3.3V/2.5V輸出）與CDCEL937-Q1（1.8V輸出），為汽車級（AEC-Q100認證）可編程3-PLL VCXO時鐘合成器，支持-40°C至125°C工作溫度。
• ?核心功能?：通過單輸入頻率生成最多7路輸出時鐘（最高230MHz），集成低噪聲PLL、可編程擴頻時鐘（SSC）及非易失性EEPROM存儲配置。

?2. 關(guān)鍵特性?

• ?輸入靈活性?：支持外部晶體（8MHz-32MHz）、LVCMOS時鐘或VCXO控制（±150ppm調(diào)諧范圍）。
• ?輸出配置?：獨立供電引腳（1.8V/2.5V/3.3V），每路輸出可編程分頻器（Pdiv1-7），支持三態(tài)/低電平/使能控制。
• ?低抖動性能?：典型周期抖動60ps，集成PLL環(huán)路濾波器。
• ?控制接口?：3個用戶可編程引腳（S0/S1/S2）用于頻率切換、SSC模式選擇等，支持I2C/SMBus串行編程。

?3. 應用場景?

• ?汽車電子?：信息娛樂系統(tǒng)（集群、導航、ADAS）、車載網(wǎng)絡（USB/以太網(wǎng)時鐘生成）。
• ?通用場景?：視頻/音頻設備、無線通信（藍牙/WLAN）、接口時鐘（IEEE1394）等。

?4. 技術(shù)細節(jié)?

• ?PLL架構(gòu)?：3個獨立PLL，支持分數(shù)分頻（N/M值可編程）及中心/向下擴頻（0.25%-2%調(diào)節(jié)）。
• ?默認配置?：上電后輸出27MHz（晶體輸入直通），可通過EEPROM或?qū)崟r編程覆蓋。
• ?封裝?：20引腳TSSOP（6.5mm×6.4mm），符合RoHS標準。

?5. 設計支持?

• ?開發(fā)工具?：TI Pro-Clock?軟件簡化PLL參數(shù)計算與配置。
• ?布局建議?：晶體需靠近器件放置，避免寄生電容影響VCXO性能；電源引腳需就近放置去耦電容。

?6. 附加功能?

• ?EMI優(yōu)化?：SSC功能可降低電磁干擾，支持CISPR-25等標準。
• ?功耗管理?：支持單路或全局省電模式，待機電流低至1.5μA。