這款 28 位 1：2 可配置寄存器緩沖器設(shè)計(jì)用于 1.7V 至 1.9V VCC操作。每個(gè) DIMM 需要一個(gè)設(shè)備來驅(qū)動(dòng)多達(dá) 18 個(gè)堆疊的 SDRAM 負(fù)載，或者每個(gè) DIMM 需要兩個(gè)設(shè)備來驅(qū)動(dòng)多達(dá) 36 個(gè)堆疊的 SDRAM 負(fù)載。

除芯片選擇柵極使能 （CSGEN）、控制 （C） 和復(fù)位 （RESET） 輸入外，所有輸入均SSTL_18。 它們是 LVCMOS。所有輸出都是邊沿控制電路，針對未端接的DIMM負(fù)載進(jìn)行了優(yōu)化，符合SSTL_18規(guī)格，但漏極開路誤差（QERR）輸出除外。
*附件：74sstub32868a.pdf

74SSTUB32868A 采用差分時(shí)鐘（CLK 和 CLK）工作。數(shù)據(jù)在 CLK 走高和 CLK 走低的交叉點(diǎn)上記錄。

74SSTUB32868A 在奇偶校驗(yàn)位 （PAR_IN） 輸入端接受來自存儲器控制器的奇偶校驗(yàn)位，將其與獨(dú)立于 DIMM 的 D 輸入（C = 0 時(shí)為 D1-D5、D7、D9-D12、D17-D28;C = 1 時(shí)為 D1-D12、D17-D20、D22、D24-D28）上接收到的數(shù)據(jù)進(jìn)行比較，并指示在 漏極開路 QERR 引腳（低電平有效）。公約是平等的;也就是說，有效奇偶校驗(yàn)定義為 與 DIMM 無關(guān)的數(shù)據(jù)輸入與奇偶校驗(yàn)輸入位相結(jié)合的 1 個(gè)數(shù)。要計(jì)算奇偶校驗(yàn)，所有與 DIMM 無關(guān)的 D 輸入都必須連接到已知的邏輯狀態(tài)。

74SSTUB32868A 包括奇偶校驗(yàn)功能。奇偶校驗(yàn)在應(yīng)用到的數(shù)據(jù)輸入后一個(gè)周期到達(dá)，在設(shè)備的PAR_IN輸入上進(jìn)行檢查。數(shù)據(jù)注冊后兩個(gè)時(shí)鐘周期，生成相應(yīng)的 QERR 信號。

如果發(fā)生錯(cuò)誤并且 QERR 輸出被驅(qū)動(dòng)為低電平，則它將保持低電平鎖存至少兩個(gè)時(shí)鐘周期或 直到RESET被驅(qū)動(dòng)為低電平。如果發(fā)生兩個(gè)或多個(gè)連續(xù)奇偶校驗(yàn)錯(cuò)誤，則QERR輸出被驅(qū)動(dòng)為低電平并鎖存為低電平，時(shí)鐘持續(xù)時(shí)間等于奇偶校驗(yàn)錯(cuò)誤持續(xù)時(shí)間，或者直到RESET被驅(qū)動(dòng)為低電平。如果在器件進(jìn)入低功耗模式（LPM）之前，時(shí)鐘周期上發(fā)生奇偶校驗(yàn)錯(cuò)誤，并且QERR輸出被驅(qū)動(dòng)為低電平，則在LPM持續(xù)時(shí)間加上兩個(gè)時(shí)鐘周期內(nèi)或直到RESET被驅(qū)動(dòng)為低電平。與 DIMM 相關(guān)的信號（DCKE0、DCKE1、DODT0、DODT1、DCS0 和 DCS1）不包括在奇偶校驗(yàn)計(jì)算中。

C輸入控制從寄存器A配置（低電平時(shí)）到寄存器B配置（高電平時(shí)）的引腳配置。正常工作期間不應(yīng)切換 C 輸入。它應(yīng)該硬連線到有效的低電平或高電平，以將寄存器配置為所需模式。

在DDR2 RDIMM應(yīng)用中，RESET被指定為相對于CLK和CLK完全異步的 時(shí)鐘。因此，無法保證兩者之間的時(shí)間關(guān)系。進(jìn)入復(fù)位時(shí)，寄存器被清除，數(shù)據(jù)輸出相對于禁用差分輸入接收器的時(shí)間快速驅(qū)動(dòng)為低電平。然而，當(dāng)復(fù)位出來時(shí)，寄存器相對于時(shí)間迅速激活 啟用差分輸入接收器。只要數(shù)據(jù)輸入為低電平，并且時(shí)鐘在從RESET從低到高轉(zhuǎn)換到輸入接收器完全使能期間保持穩(wěn)定，74SSTUB32868A的設(shè)計(jì)就必須確保輸出保持低電平，從而確保輸出上沒有毛刺。

為確保在提供穩(wěn)定時(shí)鐘之前從寄存器獲得定義的輸出，在上電期間必須將RESET保持在低電平狀態(tài)。

該器件支持低功耗待機(jī)作。當(dāng)RESET為低電平時(shí)，差分輸入接收器為： 禁用和未驅(qū)動(dòng)（浮動(dòng)）數(shù)據(jù)、時(shí)鐘和基準(zhǔn)電壓 （V 裁判 ） 輸入。此外，當(dāng)RESET為低電平時(shí)，所有寄存器都被復(fù)位，除QERR外，所有輸出都強(qiáng)制為低電平。LVCMOS RESET和C輸入必須始終保持在有效的邏輯高電平或低電平。

該器件還通過監(jiān)控系統(tǒng)芯片選擇（DCS0和DCS1）和CSGEN輸入來支持低功耗有源作，并在CSGEN、DCS0和DCS1輸入為高電平時(shí)將門控Qn輸出的狀態(tài)變化。如果 CSGEN、DCS0 或 DCS1 輸入為低電平，則 Qn 輸出工作正常。此外，如果 DCS0 和 DCS1 輸入均為高電平，則器件將阻止 QERR 輸出發(fā)生狀態(tài)變化。如果 DCS0 或 DCS1 為低電平，則 QERR 輸出正常工作。RESET輸入優(yōu)先于DCS0和DCS1控制，當(dāng)驅(qū)動(dòng)低電平時(shí)，Qn輸出為低電平，QERR輸出為高電平。如果芯片選擇控制 不需要功能，則CSGEN輸入可以硬接線到地，在這種情況下，DCS0和DCS1的建立時(shí)間要求將與其他D數(shù)據(jù)輸入相同。控制低功耗 模式，則 CSGEN 輸入應(yīng)上拉至 VCC通過上拉電阻器。

兩個(gè)V裁判引腳（A5 和 AB5）在內(nèi)部連接在一起大約 150 個(gè)。但是，只需連接兩個(gè) V 中的一個(gè)裁判引腳連接到外部V裁判電源。未使用的 V裁判引腳應(yīng)以 V 結(jié)尾裁判耦合電容器。

特性

• 德州儀器 （TI） Widebus+ ? 系列成員
• 引腳排列優(yōu)化了 DDR2 DIMM PCB 布局
• 1 對 2 輸出支持堆疊式 DDR2 DIMM
• 每個(gè) DIMM 需要一個(gè)設(shè)備
• 芯片選擇輸入可控制數(shù)據(jù)輸出的狀態(tài)變化，并最大限度地降低系統(tǒng)功耗
• 輸出邊沿控制電路可最大限度地降低未端接線路中的開關(guān)噪聲
• 支持SSTL_18數(shù)據(jù)輸入
• 差分時(shí)鐘（CLK和CLK）輸入
• 支持芯片選擇柵極使能、控制和RESET輸入上的LVCMOS開關(guān)電平
• 檢查與 DIMM 無關(guān)的數(shù)據(jù)輸入上的奇偶校驗(yàn)
• 支持工業(yè)溫度范圍（-40°C 至 85°C）
• 重置輸入禁用差分輸入接收器，復(fù)位所有寄存器，并強(qiáng)制所有輸出為低電平，QERR除外
• 應(yīng)用
  • 重載 DDR2 寄存器 DIMM

參數(shù)

?1. 核心功能特性?

• ?Widebus+?家族成員?：屬于TI高速總線產(chǎn)品線，支持DDR2 DIMM PCB布局優(yōu)化
• ?配置靈活性?：提供1:2輸出配置，可驅(qū)動(dòng)18個(gè)堆疊SDRAM負(fù)載（單DIMM）或36個(gè)負(fù)載（雙DIMM）
• ?低功耗設(shè)計(jì)?：通過芯片選擇輸入門控?cái)?shù)據(jù)輸出狀態(tài)，降低系統(tǒng)功耗
• ?噪聲控制?：輸出邊緣控制電路減少未端接線路的開關(guān)噪聲
• ?工業(yè)級溫度支持?：工作溫度范圍-40°C至85°C

?2. 關(guān)鍵應(yīng)用場景?

• 高負(fù)載DDR2寄存型DIMM
• 需要地址奇偶校驗(yàn)的服務(wù)器內(nèi)存模塊

?3. 技術(shù)細(xì)節(jié)?

• ?電壓支持?：1.7V至1.9V VCC操作電壓
• ?輸入/輸出標(biāo)準(zhǔn)?：
  • 數(shù)據(jù)輸入：SSTL_18電平
  • 控制輸入（RESET/CSGEN/C）：LVCMOS電平
• ?奇偶校驗(yàn)機(jī)制?：
  • 支持DIMM獨(dú)立數(shù)據(jù)輸入的奇偶校驗(yàn)（偶校驗(yàn)規(guī)則）
  • 錯(cuò)誤信號（QERR）在數(shù)據(jù)注冊后2個(gè)時(shí)鐘周期生成
  • 可檢測連續(xù)錯(cuò)誤并保持鎖定狀態(tài)直至復(fù)位

?4. 封裝與訂購信息?

• ?封裝類型?：176引腳TFBGA-ZRH（無鉛）
• ?訂購型號?：74SSTUB32868AZRHR
• ?生產(chǎn)數(shù)據(jù)?：符合TI標(biāo)準(zhǔn)保修條款，ESD保護(hù)有限需特殊處理

?5. 時(shí)序特性?

• 最大時(shí)鐘頻率：410MHz
• 建立/保持時(shí)間：數(shù)據(jù)輸入相對CLK需滿足500ps時(shí)序要求
• 傳播延遲：CLK到Q輸出典型值1.1ns（最大1.6ns）

?6. 特殊功能模式?

• ?低功耗模式?：通過RESET控制可禁用差分接收器
• ?配置選擇?：C引腳硬連線選擇Register-A/B配置模式
• ?芯片選擇門控?：CSGEN信號動(dòng)態(tài)控制數(shù)據(jù)鎖存時(shí)機(jī)

?7. 安全注意事項(xiàng)?

• 上電時(shí)需保持RESET為低電平
• 未使用的VREF引腳需連接去耦電容
• 存儲時(shí)需短路引腳或使用導(dǎo)電泡沫防靜電

該文檔完整描述了器件功能、電氣特性、時(shí)序參數(shù)及應(yīng)用設(shè)計(jì)要點(diǎn)，適用于高性能內(nèi)存系統(tǒng)的硬件開發(fā)。