揚(yáng)杰科技干貨分享-如何用雙脈沖測試更好的表征SiC MOS動態(tài)能力？

引言

隨著碳化硅（SiC）MOS產(chǎn)品的迭代發(fā)展，SiC MOS相比于Si IGBT的高頻應(yīng)用潛力得到越來越多工程師的關(guān)注。這是由于在開關(guān)過程中，得益于SiC MOS的高電子飽和漂移速度，載流子能迅速在導(dǎo)通與截止?fàn)顟B(tài)間切換，從而顯著減少開關(guān)時間。與此同時，SiC MOS這一單極型器件在續(xù)流過程中沒有p型襯底的電荷存儲，使得反向恢復(fù)損耗低于Si IGBT這一雙極性器件，SiC MOS的反向恢復(fù)電荷僅為同規(guī)格硅器件的十分之一左右，在應(yīng)用中可以選擇SiC MOS的體二極管作為續(xù)流二極管，進(jìn)一步提升系統(tǒng)的功率密度并降低成本。

為了更好的挖掘SiC MOS的高頻應(yīng)用潛力，業(yè)界逐步將雙脈沖測試（DPT）作為評估SiC MOS動態(tài)特性的標(biāo)準(zhǔn)方法，下面將介紹SiC MOS雙脈沖測試時的三個關(guān)鍵技術(shù)節(jié)點(diǎn)。

雙脈沖測試平臺

圖1. 雙脈沖測試電路的拓?fù)浣Y(jié)構(gòu)

一個典型的半橋感性負(fù)載雙脈沖測試電路拓?fù)淙鐖D1所示，包括母線電源VBUS、母線電容CBUS、感性負(fù)載電感LLoad、陪測管、被測管、柵極驅(qū)動VG、柵極負(fù)載RG、電流探頭（通常為羅氏線圈或同軸電阻）以及走線和元器件引入的雜散電感。由于上橋的源端浮空，通常將陪測管保持被動續(xù)流狀態(tài)放置在上橋，被測管放置在下橋受VG控制，保持被測管的源極接地。測試過程中VG發(fā)射兩個脈沖，第一個脈沖T1的脈寬較長，感性負(fù)載電流IL線性上升，其計算公式為：ILoad≈(VBUS*T1)/LLoad。死區(qū)時間和第二個脈沖的脈寬較短，測試只需關(guān)注第一個脈沖的關(guān)斷波形和第二個脈沖的開啟波形。

探頭時間偏移

在進(jìn)行雙脈沖測試時，示波器使用2個電壓探頭分別監(jiān)控柵極電壓VG和漏極電壓Vds，電流探頭監(jiān)控負(fù)載電流。通常同型號的兩個電壓探頭之間校準(zhǔn)較為容易，可以通過測試同一個脈沖信號計算信號延遲，再補(bǔ)償信號差值，然而電流探頭與電壓探頭之間測量較為容易出現(xiàn)時間偏移，偏移量大概在幾個ns到幾十個ns，這樣微小的差距將導(dǎo)致測量的巨大誤差。圖2為一組SiC MOS的實(shí)測數(shù)據(jù)，兩組數(shù)據(jù)的電流數(shù)據(jù)偏差10ns，校準(zhǔn)前的Eon=3618.4uJ、Eoff= 894.5uJ。校準(zhǔn)過程將柵源電壓達(dá)到閾值電壓Vth的時刻和電流抬起的時刻對齊作為校準(zhǔn)標(biāo)準(zhǔn)，將整體電流數(shù)據(jù)向前推移10ns，校準(zhǔn)后的Eon=3218.7uJ、Eoff=1326.6uJ。因此，探頭時間偏移將對器件的性能判斷產(chǎn)生巨大的干擾，探頭時間偏移需要定期矯準(zhǔn)。

（1）器件開啟過程

（2）器件關(guān)斷過程

圖2. 探頭時間偏移對雙脈沖測試的影響

柵極電阻

柵極電阻的選擇也將極大的影響測試結(jié)果，SiC MOS的規(guī)格書通常將Rg為2Ω左右作為測試標(biāo)準(zhǔn)，測得的開關(guān)損耗通常很低，但在實(shí)際應(yīng)用中這樣小的Rg無法應(yīng)用于實(shí)際工況。選擇更小的Rg可以提高柵極驅(qū)動向柵極電容的充電電流，加快SiC MOS溝道形成速度從而提高功率回路的di/dt，使得電壓和電流波形交疊的區(qū)域變窄，進(jìn)而降低開關(guān)損耗。然而過高的di/dt會導(dǎo)致電流過沖，這也對器件的安全工作區(qū)（SOA）提出了挑戰(zhàn)。圖3(1)展示了Rg=2.4Ω、IL=40A時的開關(guān)波形，測得損耗Eon=724.9 uJ，Eoff=162.5 uJ，過沖電流在極短的時間內(nèi)爬升至123A，達(dá)到了負(fù)載電流的三倍。圖3(2)展示了Rg=20Ω、IL=40A時的開啟波形，過沖電流被抑制到了57A，損耗Eon=2208.5 uJ，Eoff=928.4 uJ。綜上所述，Rg的選擇需要在電流過沖和開關(guān)性能之間折中選擇，或是針對客戶應(yīng)用需求來設(shè)置。

（1）器件開啟過程

（2）器件關(guān)斷過程

圖3. 柵極電阻對雙脈沖測試的影響

雜散電感

雜散電感對開關(guān)損耗的影響是至關(guān)重要的，同樣也是容易被忽略的。這里描述的雜散電感不僅來自于測試拓?fù)洌瑯觼碜杂诜庋b引腳。在SiC MOS的柵極、源極和漏極都存在雜散電感，其中以源極的影響最大。以TO-247-3L封裝產(chǎn)品為例，其柵驅(qū)動回路和功率回路之間存在一個共源極電感，當(dāng)較大的di/dt流經(jīng)雜散電感會產(chǎn)生電位變化，使得源極電位浮動，最終反饋至柵驅(qū)動回路導(dǎo)致開關(guān)速度變慢。而TO-247-4L封裝產(chǎn)品為柵極引入了開爾文回路，將共源極電感旁路來降低開關(guān)損耗。

盡管TO-247-4L封裝已經(jīng)在結(jié)構(gòu)層面顯著降低了雜散電感的影響，但插件式封裝的引腳自身引入的雜散電感仍不可忽略。為了研究這一影響，分別用兩種插接方式測試了同一顆TO-247-4L器件，第一組測試器件完全插接至PCB測試板中，另一組測試則保留部分器件的引腳未插接至PCB測試板。兩組測試的測試結(jié)果如圖4所示，完全插接器件測得損耗Eon=3043uJ、Eoff=1145.9uJ，未完全插接器件測得損耗Eon=3219.2uJ、Eoff=1256.6uJ，未完全插接器件的開關(guān)損耗顯著提高。因此測試人員需要盡量規(guī)范化插接，保證測試的重復(fù)性。

為了更深入的量化分析測試結(jié)果，可以通過雙脈沖曲線的SiC MOS提取雜散電感。開啟過程中，漏源電流上升的電流變化率dIL/dt基本為定值，這會在漏源兩端產(chǎn)生了一個相反的感應(yīng)電勢，致使Vds波形出現(xiàn)一段電壓下降△VL，通過這一現(xiàn)象即可大致估算測試回路的雜散電感L=△VL/(dIL/dt)，完全插接器件測得雜散電感為31.1nH，未完全插接器件測得雜散電感為40.3nH，正是這9.2nH的差距導(dǎo)致了如此大的開關(guān)損耗差距。如果希望更進(jìn)一步降低損耗，可以選擇貼片式產(chǎn)品如TOLL封裝，從而最大限度的消除插件式引腳帶來的雜散電感影響。

（1）器件開啟過程

（2）器件關(guān)斷過程

圖4. TO-247-4L引腳對雙脈沖測試的影響

小結(jié)

本文系統(tǒng)地闡述了如何利用雙脈沖測試來更精確地表征SiC MOS的動態(tài)開關(guān)能力，如果希望準(zhǔn)確評估SiC MOS的動態(tài)性能，不能僅依賴規(guī)格書的標(biāo)準(zhǔn)數(shù)據(jù)，必須關(guān)注測試過程中的三個關(guān)鍵技術(shù)細(xì)節(jié)：

1、探頭時間偏移：電壓與電流探頭間的微小延時（納秒級）會顯著干擾開關(guān)損耗的測量結(jié)果，可以以器件的閾值電壓為基準(zhǔn)進(jìn)行定期校準(zhǔn)，以確保數(shù)據(jù)的準(zhǔn)確性。

2、柵極電阻選擇：柵極電阻（Rg）的取值直接影響開關(guān)速度、損耗和電流過沖。較小的Rg能降低開關(guān)損耗，但會引發(fā)嚴(yán)重的電流過沖，威脅器件安全；較大的Rg則能抑制過沖，但會增大損耗。因此，在實(shí)際應(yīng)用中需要在開關(guān)性能與可靠性之間進(jìn)行折衷選擇。

3、雜散電感管理：測試回路和器件封裝（尤其是源極）中的雜散電感會通過產(chǎn)生感應(yīng)電壓負(fù)反饋，減緩開關(guān)過程，增加開關(guān)損耗，TO-247-4L在應(yīng)用中更具有動態(tài)性能優(yōu)勢。與此同時，改變TO-247-4L封裝器件的不同插接方式也十分重要，僅9.2nH的雜散電感差異即可導(dǎo)致?lián)p耗的顯著變化。