SN65LV1023A/SN65LV1224B：10 - 66MHz 高速 LVDS 串行器/解串器的深度剖析

在高速數(shù)據(jù)傳輸領(lǐng)域，LVDS（低壓差分信號）技術(shù)憑借其低功耗、高抗干擾性和高速率傳輸?shù)膬?yōu)勢，成為了眾多應(yīng)用的首選。TI（德州儀器）推出的 SN65LV1023A 串行器和 SN65LV1224B 解串器組成的芯片組，就是這一領(lǐng)域的佼佼者，能在 10 - 66MHz 時鐘速度下實現(xiàn)高效的數(shù)據(jù)傳輸。

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芯片特性亮點

高速數(shù)據(jù)傳輸

該芯片組支持 100 - 660Mbps 的串行 LVDS 數(shù)據(jù)有效負(fù)載帶寬，在 10 - 66MHz 的系統(tǒng)時鐘下，能滿足大多數(shù)高速數(shù)據(jù)傳輸?shù)男枨?。例如，?dāng)系統(tǒng)時鐘為 66MHz 時，串行速率可達(dá) 792Mbps，而有效數(shù)據(jù)速率為 660Mbps。

低功耗設(shè)計

芯片組的功耗表現(xiàn)出色，在 66MHz 時典型功耗小于 450mW。這對于需要長時間運行且對功耗敏感的應(yīng)用來說，無疑是一個重要的優(yōu)勢。

多種工作模式

芯片組具備初始化模式、同步模式、數(shù)據(jù)傳輸模式、掉電模式和高阻抗模式五種工作狀態(tài)，能適應(yīng)不同的應(yīng)用場景和需求。

封裝多樣

提供 28 引腳的 SSOP 和節(jié)省空間的 5×5mm QFN 封裝，適用于不同的 PCB 布局和設(shè)計要求。

寬溫度范圍

工業(yè)溫度范圍為 -40°C 至 85°C，能在較為惡劣的環(huán)境下穩(wěn)定工作。

工作模式詳解

初始化模式

在數(shù)據(jù)傳輸開始前，必須對串行器和解串器的 PLL（鎖相環(huán)）進(jìn)行初始化，使其與本地時鐘同步。當(dāng) (V_{CC}) 達(dá)到 2.45V 時，每個設(shè)備的 PLL 開始鎖定本地時鐘。串行器的本地時鐘是外部提供的發(fā)送時鐘（TCLK），解串器則需要在 REFCLK 引腳施加本地時鐘。

同步模式

解串器的 PLL 必須與串行器同步才能接收有效數(shù)據(jù)，同步方式有兩種：

• 快速同步：串行器可發(fā)送特定的 SYNC 模式，解串器能在確定的時間內(nèi)鎖定串行器信號。通過串行器的 SYNC1 和 SYNC2 輸入選擇發(fā)送 SYNC 模式，接收到有效脈沖后，發(fā)送 1026 個周期的 SYNC 模式。
• 隨機(jī)鎖定同步：解串器無需串行器發(fā)送特殊的 SYNC 模式，即可鎖定數(shù)據(jù)流。這種方式適用于開環(huán)應(yīng)用和解串器熱插拔的情況，但鎖定時間因數(shù)據(jù)流特性而異。

數(shù)據(jù)傳輸模式

初始化和同步完成后，串行器從輸入 (D{IN0}-D{IN9}) 接收并行數(shù)據(jù)，使用 TCLK 輸入鎖存數(shù)據(jù)，并在串行數(shù)據(jù)輸出（DO±）以 12 倍 TCLK 頻率發(fā)送序列化數(shù)據(jù)和附加的時鐘位。解串器同步后，使用恢復(fù)的時鐘恢復(fù)序列化數(shù)據(jù)。

掉電模式

當(dāng)不需要數(shù)據(jù)傳輸時，可使用掉電模式降低功耗。串行器和解串器進(jìn)入掉電狀態(tài)后，PLL 停止工作，輸出進(jìn)入高阻抗?fàn)顟B(tài)。要退出掉電模式，需將 PWRDN 引腳置高。

高阻抗模式

當(dāng) DEN 引腳置低時，串行器進(jìn)入高阻抗模式；當(dāng) REN 引腳置低時，解串器進(jìn)入高阻抗模式。此時，相應(yīng)的輸出引腳進(jìn)入高阻抗?fàn)顟B(tài)，而 LOCK 輸出仍反映 PLL 的狀態(tài)。

電氣特性分析

輸入輸出電壓

芯片組的 LVCMOS/LVTTL 輸入輸出電壓規(guī)格明確，如高電平輸入電壓 (V{IH}) 為 2V 至 (V{CC})，低電平輸入電壓 (V_{IL}) 為 GND 至 0.8V 等。這些規(guī)格確保了芯片與其他電路的兼容性。

電流參數(shù)

包括輸入電流 (I{IN})、輸出短路電流 (I{OS})、高阻抗輸出電流 (I_{OZ}) 等。這些參數(shù)對于評估芯片的功耗和穩(wěn)定性至關(guān)重要。

串行器和解串器的 LVDS 特性

串行器的 LVDS 輸出具有特定的差分電壓 (V{OD})、偏移電壓 (V{OS}) 等特性；解串器的 LVDS 輸入具有差分閾值電壓 (V{TH}) 和 (V{TL}) 等特性。這些特性保證了 LVDS 信號的質(zhì)量和可靠性。

應(yīng)用與布局建議

應(yīng)用場景

該芯片組適用于無線基站、背板互連、DSLAM 等多種應(yīng)用場景，能滿足不同領(lǐng)域?qū)Ω咚贁?shù)據(jù)傳輸?shù)男枨蟆?/p>

差分走線和端接

為了保證芯片組的性能，建議使用受控阻抗介質(zhì)和端接電阻。差分走線應(yīng)盡量靠近，以減少外部磁場干擾和保持恒定阻抗。同時，避免尖銳轉(zhuǎn)彎和減少過孔數(shù)量。

拓?fù)浣Y(jié)構(gòu)

常見的拓?fù)浣Y(jié)構(gòu)包括單端接點對點連接、多點配置和多分支配置。不同的拓?fù)浣Y(jié)構(gòu)適用于不同的應(yīng)用場景，需要根據(jù)具體需求進(jìn)行選擇。

總結(jié)

SN65LV1023A/SN65LV1224B 芯片組以其高速數(shù)據(jù)傳輸、低功耗、多種工作模式和良好的電氣特性，成為了高速數(shù)據(jù)傳輸領(lǐng)域的優(yōu)秀解決方案。在實際應(yīng)用中，電子工程師需要根據(jù)具體需求合理選擇工作模式、優(yōu)化 PCB 布局和端接方式，以充分發(fā)揮芯片組的性能。你在使用這類芯片組時，遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。