10 - MHz至66 - MHz，10:1 LVDS串行器/解串器芯片組的設(shè)計(jì)與應(yīng)用

在當(dāng)今的電子系統(tǒng)設(shè)計(jì)中，高速數(shù)據(jù)傳輸和處理至關(guān)重要。TI公司的SN65LV1023A串行器和SN65LV1224B解串器組成的10位串行器/解串器芯片組，為10 MHz至66 MHz時(shí)鐘速度下的數(shù)據(jù)傳輸提供了高效的解決方案。下面我們將深入探討這一芯片組的特點(diǎn)、功能、應(yīng)用以及設(shè)計(jì)要點(diǎn)。

文件下載：sn65lv1224b.pdf

芯片組特性

高速數(shù)據(jù)傳輸

該芯片組支持100 Mbps至660 Mbps的串行LVDS數(shù)據(jù)有效負(fù)載帶寬，在10 MHz至66 MHz系統(tǒng)時(shí)鐘下工作。這使得它能夠滿(mǎn)足多種高速數(shù)據(jù)傳輸?shù)膽?yīng)用需求。

低功耗設(shè)計(jì)

芯片組功耗典型值在66 MHz時(shí)小于450 mW，有助于降低系統(tǒng)整體功耗，適用于對(duì)功耗敏感的應(yīng)用場(chǎng)景。

同步模式與鎖存指示

具有同步模式，可實(shí)現(xiàn)更快的鎖存，同時(shí)提供鎖存指示，方便用戶(hù)監(jiān)控芯片組的工作狀態(tài)。

無(wú)需外部組件的PLL

PLL無(wú)需外部組件，簡(jiǎn)化了設(shè)計(jì)，降低了成本和電路板空間需求。

多種封裝形式

提供28引腳SSOP和節(jié)省空間的5×5 mm QFN封裝，適應(yīng)不同的應(yīng)用場(chǎng)景和電路板布局要求。

寬溫度范圍

工業(yè)溫度范圍為 - 40°C至85°C，適用于各種惡劣的工業(yè)環(huán)境。

可編程邊緣觸發(fā)與易于布局的引腳排列

支持可編程邊緣觸發(fā)時(shí)鐘，引腳排列采用直通式設(shè)計(jì)，便于PCB布局。

工作模式

初始化模式

在數(shù)據(jù)傳輸開(kāi)始前，必須對(duì)串行器和解串器進(jìn)行初始化。初始化是指將串行器和解串器的PLL與本地時(shí)鐘同步。當(dāng)VCC施加到芯片時(shí)，輸出進(jìn)入高阻態(tài)，當(dāng)VCC達(dá)到2.45 V時(shí)，PLL開(kāi)始鎖定本地時(shí)鐘。

同步模式

解串器PLL必須與串行器同步才能接收有效數(shù)據(jù)。同步可以通過(guò)兩種方式實(shí)現(xiàn)：

• 快速同步：串行器發(fā)送特定的SYNC模式，解串器在確定的時(shí)間內(nèi)鎖定串行器信號(hào)。
• 隨機(jī)鎖定同步：解串器可以在不需要串行器發(fā)送特殊SYNC模式的情況下鎖定數(shù)據(jù)流，適用于開(kāi)環(huán)應(yīng)用和熱插拔場(chǎng)景。

數(shù)據(jù)傳輸模式

初始化和同步完成后，串行器接收并行數(shù)據(jù)，添加起始位和停止位后，以12倍TCLK頻率發(fā)送序列化數(shù)據(jù)。解串器鎖定嵌入式時(shí)鐘并恢復(fù)序列化數(shù)據(jù)。

掉電模式

當(dāng)不需要數(shù)據(jù)傳輸時(shí)，可使用掉電模式，降低功耗。在掉電模式下，PLL停止工作，輸出進(jìn)入高阻態(tài)。

高阻態(tài)模式

串行器的DEN引腳或解串器的REN引腳為低電平時(shí)，芯片進(jìn)入高阻態(tài)模式，輸出進(jìn)入高阻態(tài)，但解串器的LOCK輸出仍反映PLL狀態(tài)。

引腳功能與電氣特性

引腳功能

芯片組的引腳功能豐富，涵蓋了電源、時(shí)鐘、數(shù)據(jù)輸入輸出、同步控制等多個(gè)方面。詳細(xì)的引腳功能定義有助于工程師正確連接和使用芯片。

電氣特性

文檔中給出了芯片組在不同工作條件下的電氣特性參數(shù)，包括輸入輸出電壓、電流、時(shí)序要求等。這些參數(shù)是設(shè)計(jì)電路時(shí)的重要參考依據(jù)。

應(yīng)用信息

差分走線與端接

芯片組的性能受傳輸介質(zhì)特性影響。建議使用受控阻抗介質(zhì)，并在傳輸線接收端進(jìn)行端接，以匹配介質(zhì)的特性阻抗。同時(shí)，應(yīng)使用平衡電纜，如雙絞線或差分走線，減少噪聲干擾。

拓?fù)浣Y(jié)構(gòu)

芯片組支持多種拓?fù)浣Y(jié)構(gòu)，如單端接點(diǎn)對(duì)點(diǎn)連接、多點(diǎn)配置和多分支配置。不同的拓?fù)浣Y(jié)構(gòu)適用于不同的應(yīng)用場(chǎng)景，工程師需要根據(jù)具體需求選擇合適的拓?fù)浣Y(jié)構(gòu)。

設(shè)計(jì)要點(diǎn)與注意事項(xiàng)

電路板布局

在電路板布局時(shí)，應(yīng)注意差分走線的長(zhǎng)度匹配、避免尖銳轉(zhuǎn)彎和減少過(guò)孔數(shù)量，以保持恒定的阻抗。同時(shí)，要合理安排引腳連接，確保信號(hào)傳輸?shù)姆€(wěn)定性。

電源管理

正確的電源管理對(duì)于芯片組的正常工作至關(guān)重要。在啟動(dòng)時(shí)，建議將PWRDNB引腳保持為低電平，直到電源電壓達(dá)到至少3 V。

信號(hào)完整性

為了保證信號(hào)完整性，應(yīng)注意時(shí)鐘信號(hào)的質(zhì)量和穩(wěn)定性，避免時(shí)鐘抖動(dòng)對(duì)數(shù)據(jù)傳輸產(chǎn)生影響。同時(shí)，要合理設(shè)置端接電阻，減少反射和噪聲。

總結(jié)

SN65LV1023A和SN65LV1224B芯片組為10 MHz至66 MHz時(shí)鐘速度下的高速數(shù)據(jù)傳輸提供了可靠的解決方案。其豐富的功能、低功耗設(shè)計(jì)和多種封裝形式，使其適用于無(wú)線基站、背板互連、DSLAM等多種應(yīng)用場(chǎng)景。在設(shè)計(jì)過(guò)程中，工程師需要充分了解芯片組的特性和工作模式，合理選擇拓?fù)浣Y(jié)構(gòu)和進(jìn)行電路板布局，以確保系統(tǒng)的穩(wěn)定性和性能。你在使用這一芯片組的過(guò)程中遇到過(guò)哪些問(wèn)題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。