當集成電路進入深亞微米尺度時，可靠性問題日益突出。隨著器件使用時間的延長，這些可靠性問題將導致器件閾值電壓和驅動電流漂移，使器件性能退化，影響器件壽命。

可靠性認證通常在生產線試流片后進行。版圖設計者根據工藝要求設計出一整套可靠性測試結構，采用相應的工藝流片后進行測試，對測試結果的分析可套用業(yè)界通用的可靠性經驗模型，推算相應壽命?？煽啃詼y試是一項很耗時的工作，例如金屬線的電遷移測試至少需要 500 小時，而產品的高溫運行壽命測試（HTOL）則需要 1 000 小時。如果出現(xiàn)失效，需要重復優(yōu)化工藝，則耗費的時間將無法計算，這無疑增加了研發(fā)成本，延緩了產品的問世時間（Time-To-Market）。如果可以在初始電路設計階段就將可靠性問題考慮進去，則可使之處于可控之中，避免出現(xiàn)反復改進甚至迷失方向的困境。越來越多的研發(fā)人員提出可靠性設計（Design-For-Reliability）的理念，即設計高可靠性電路。然而，在設計時考慮電路的可靠性，需要對可靠性失效過程進行建模，并采用該模型進行器件或電路模擬，再以實際測試的數(shù)據進行修正，最終得到一個能模擬器件或電路實際劣化（Degradation）的精確模型。

本文就集成電路制造中關注的幾個可靠性問題，重點介紹其物理失效機理。

可靠性問題及其模型

目前關注的可靠性問題可分為以下幾類：柵介質膜中的可靠性問題，主要有經時擊穿特性 TDDB（Time-Dependent Dielectric Breakdown）；前道工藝晶體管的可靠性問題，主要有熱載流子注入 HCI（hot Carrier Injection）、負偏壓溫度失穩(wěn)性 NBTI（Negative Bias Temperature Instability）；以及后道工藝的可靠性問題，主要有電遷移 EM（Electro-Migration）和應力遷移SM（Stress-Migration）。

1 TDDB物理機理

柵氧可靠性問題在集成電路行業(yè)初期就已經是個重要的問題，隨著器件尺寸的減小，柵介質層隨之減薄。在過去幾年中，氧化膜厚度已經接近幾個納米，因此氧化膜中的任何缺陷、雜質或界面態(tài)對柵氧來說都有重大的影響。此外，柵氧的失效過程是個積累過程，氧化膜中的缺陷容易俘獲電子，隨著時間的延長，電子積累到一定程度將形成通路，致使氧化膜擊穿，導致器件失效。

隨著器件尺寸的進一步縮小，高介電常數(shù)介質（high k）作為柵氧的替代材料成為必然趨勢。然而 k 值越高，介質擊穿電場 Ebd 越低，根據Joe等人的解釋，由于 high k 材料中存在局部高電場，導致極化分子鍵的扭曲甚至斷裂，降低了介質層的擊穿強度。Joe 等人還發(fā)現(xiàn)，在同樣的厚度下，high k 材料比 SiO2 具有更小的 β 值，也就是說high k 材料具有更大的離散度，這是由于缺陷/陷阱的單位尺寸隨 k 值的升高而增大。Kenji等人研究了 high k 材料的漏電流逐步升高現(xiàn)象的原因，認為在介質層中的軟擊穿不同時間在多個位置發(fā)生，提出了多重軟擊穿機制，high k 材料的可靠性問題還需要進一步進行深入研究。

2 晶體管可靠性

晶體管可靠性中最受關注的問題是HCI 和 NBTI，其中 HCI 效應通常發(fā)生在短溝道 NMOSFET 器件中，尤其在溝道橫向電場較大的情況下較為嚴重。而 NBTI 效應是發(fā)生在 PMOSFET 器件中，但無論器件溝道長短均會產生，并且隨著柵介質膜減薄變得愈加嚴重。另外，除了隨時間延長器件性能退化，在芯片測試的高溫老化過程中也會發(fā)生 NBTI 效應，因此，NBTI 已不僅影響器件的壽命，同時還影響了成品率，直接關系到制造商的經濟效益。

物理機理

HCI 導致 MOSFET 性能隨時間退化是個重要的可靠性問題。所謂熱載流子即高能載流子，在溝道橫向電場作用下靠近漏極的載流子被加速，與晶格碰撞后產生電子-空穴對。一部分能量較低的電子經漏極流出，另一部分能量較高的電子則跨過 Si/SiO2 界面勢壘進入 SiO2 介質層，從而形成一個小的柵極電流Ig；而空穴則由襯底電極引出，形成一個襯底電流Isub。襯底電流的大小是 HCI 效應強弱的標志量。溝道熱載流子與 Si/SiO2 界面的晶格碰撞會產生界面態(tài)，同時注入 SiO2 介質層的電子會陷入其中形成陷阱電荷。陷阱電荷和界面態(tài)影響了溝道載流子遷移率和有效溝道電勢，使閾值電壓、驅動電流和跨導產生漂移，器件性能退化。對于 NMOSFET 的 HCI 效應的抗擊能力可用襯底電流的大小進行評判，而對于 PMOSFET 的 HCI 效應可用柵電流或襯底電流進行監(jiān)測。

NBTI 通常產生于 PMOSFET 中，當柵極加上負電壓，或器件處于一定的溫度下，NBTI 效應就會產生。柵極加上負電壓后，空穴陷入Si/SiO2 界面陷阱中，形成一層界面態(tài)，并且成為氧化膜中的固定電荷，導致閾值電壓（Vt）和關態(tài)電流（Ioff）的上升，以及飽和電流（Idsat）和跨導（Gm）的下降。NBTI 效應與器件溝道長短無關，但與柵氧化層厚度成反比，尤其對于超薄柵氧情況下， NBTI 效應更加嚴重。

在短溝道器件中，情況更為復雜。T.Enda等人在研究 PMOS 的 HCI 過程中發(fā)現(xiàn)，在溝道中心位置發(fā)生的 HCI 物理機制與 NBTI 相似，可能由于熱空穴在溝道電場中被加速，產生了 NBTI 效應。另外，工藝產生的應力對短溝道器件的壽命有著重要的影響。J.R.Shih 等人和 Takaoki Sasaki 等人分別觀察到器件受側墻（spacer）和 SiN 薄膜應力后HCI 和 NBTI 退化更為嚴重。

3 電遷移（EM）

后道金屬互連工藝的可靠性問題主要有 EM 和 SM 兩種。SM 是由于金屬材料與絕緣介質的熱膨脹系數(shù)存在較大差異導致接觸面產生較強機械應力，該應力會致使金屬原子發(fā)生遷移從而在連線上產生裂紋或空洞，結果引起器件或電路性能退化甚至失效。 SM 是一種與環(huán)境溫度變化相關的退化行為，而并非電流/電壓加速退化所致，所以難以進行可靠性建模與仿真，因此在此只討論 EM 問題。

物理機理

后道工藝集成中主要的可靠性問題是金屬的電遷移。在互連的系統(tǒng)中，金屬線和通孔受到電流中電子的碰撞，產生能量交換，使晶格離子獲得能量離開原來的位置，并在沿著電子運動方向漂移。由于金屬結構中存在著缺陷或晶界交叉點，金屬原子空位容易在這些地方聚集，隨著時間的推移，空位容易成長為空洞，宏觀上可以看見金屬線條或通孔變得不連續(xù)，甚至斷裂，造成電流的阻斷。發(fā)生電遷移的地方電阻升高，在器件工作過程時造成局部過熱，從而使器件失效。隨著器件的等比例縮小，互連線的尺寸也相應減小，因此增加了電流密度和功率密度，EM效應更為嚴重。

當傳統(tǒng)的 Al/SiO2 逐步被 Cu/low k 材料所代替時，芯片性能有了較大幅度提升，然而 Cu/low k 的 EM/SM 壽命卻下降，并且引發(fā)了新的可靠性失效機制：low k 材料具有很小的彈性模量和熱機械約束。因此相比于 SiO2，銅原子在 low k 材料中的反向擴散（back-diffusion）能力更小，導致遷移的銅原子總量增加，使器件壽命下降。為改善銅互連中的 EM 問題，阻擋層起著重要的作用，S. Matsumoto 等人驗證了選擇合適的阻擋層厚度對防止 EM 有著顯著的作用。