高速先生成員--周偉

上一個案例《就挪動了一個電阻，DDR3竟神奇變好了，敢信嗎？》，提到的設(shè)計沒有考慮pin delay，后面只是調(diào)整了時鐘的端接電阻就好了，而且速率也可以運(yùn)行到1600Mbps，看來pin delay也不是那么至關(guān)重要嘛！千萬別大意，我們也說了，DDRx的設(shè)計其實就是各種摳裕量，pin delay會占用一部分時序裕量，所以正常還是要考慮的。這不，今天我們就碰到了另一個案例，客戶調(diào)試DDR4的時候發(fā)現(xiàn)前面兩片可以識別，四片一起的時候識別會報錯，板上兩個FPGA都是一樣的問題，而且也排查了原理圖，同時參數(shù)配置也找廠家看過，和公版的一樣，沒有問題，然后覺得最大的疑點就是PCB問題了，下面是問題的關(guān)鍵描述。

PCB設(shè)計人員去檢查Layout文件的時候發(fā)現(xiàn)由于pin delay表格中的單位被隱藏了，本來要用時間ps單位的，結(jié)果設(shè)計時被當(dāng)成了長度mil為單位。

但從我們仿真的經(jīng)驗來看，這里面還是有疑點的，最大的疑問是一般Fly-by越靠近后面的顆粒信號質(zhì)量越好，另外pin delay單位導(dǎo)錯不會導(dǎo)致前面顆粒能識別，后面顆粒沒法識別的現(xiàn)象，同時降頻應(yīng)該會有改善。這個就和我們的認(rèn)知有點相悖了，所以還是要進(jìn)一步摸清楚情況。同時客戶又發(fā)現(xiàn)了和開發(fā)板不一樣的如下設(shè)計問題。

客戶說的開發(fā)板的端接電阻是放在如上圖綠色線路的末端，也就是左上角，說明開發(fā)板的fly-by拓?fù)渥呔€順序是從右到左（客戶的說法是從低位到高位，即上圖4321的順序），而目前設(shè)計的走線是虛線部分，走線順序是從左到右（客戶的說法是從高位到低位，即上圖1234的順序），端接電阻放在右上角。

看到這里我終于明白客戶描述說的前面兩片顆粒能識別的原因了，這個也是我們經(jīng)常在解Bug過程中和客戶產(chǎn)生溝通障礙的一個因素，客戶描述問題的時候往往喜歡從他們自己認(rèn)知的角度去說，比如在這個設(shè)計上，開發(fā)板的走線順序是上圖所示4321的順序，然后客戶說的前面兩片顆粒應(yīng)該是3和4兩片顆粒，但我們?nèi)ゲ樵O(shè)計文件的時候，由于信號是按照1234顆粒順序走的，所以我們理解的前面兩片顆粒是1和2所示的兩片顆粒，這個在fly-by拓?fù)淅锩鎸儆谇岸祟w粒，一般信號質(zhì)量會比后面的顆粒差。這個不一樣的說法也導(dǎo)致了我們走了一段彎路，所以后續(xù)希望大家在描述問題現(xiàn)象的時候也能從對方能理解的角度去說明，最好把器件位號一并帶上，這樣就不會有什么誤解了，至少保證大家首先在一個頻道上。

這個發(fā)現(xiàn)貌似帶來了一絲新的曙光，于是又有了一段新的對話和排查方向，之前遇到過DDR4高低位走反導(dǎo)致出問題的案例，所以需要找芯片原廠確認(rèn)。

同時我們也在同步仿真看下信號質(zhì)量是否符合客戶說的現(xiàn)象描述，結(jié)果檢查PCB時卻發(fā)現(xiàn)一個讓所有人大跌眼鏡的事實：地址信號上有一根信號沒有加上拉電阻。

其實通過仿真也能解釋這個問題，下圖是后面兩片顆粒的地址信號眼圖，整體的眼圖還比較好，其中黃色的是A10地址的，沒有加端接有過沖但眼高眼寬這些還是滿足要求的。

再來看下圖前面兩個顆粒的地址信號眼圖，整體的眼高眼寬確實比后面顆粒的質(zhì)量差，同時黃色的A10眼圖基本閉合，這也導(dǎo)致沒法正確識別到。

沒想到結(jié)局竟然以這么出乎意料的方式到來，大道至簡，這個案例告訴我們調(diào)試中千奇百怪的現(xiàn)象確實很多，有時往往一個小小的錯誤就導(dǎo)致了系統(tǒng)跑不起來，一個好的產(chǎn)品從原理圖到PCB設(shè)計再到生產(chǎn)，每個環(huán)節(jié)都不能疏忽。同時Debug也要有懷疑一切的眼光和勇氣，一切從頭查起，很多問題有可能就是從低級錯誤引起的，不能有先入為主的思想，聽過很多“原理圖和軟件參數(shù)和開發(fā)板一樣”的說法，但最終卻因為漏了一個電阻而出問題的事情比比皆是。你以為不可能出錯的地方，往往卻在不知不覺中給你埋了一個坑。

關(guān)于一博：

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審核編輯 黃宇