某設(shè)計(jì)，用戶接口數(shù)據(jù)傳輸速率為10Gbps，每8個(gè)字節(jié)的數(shù)據(jù)對(duì)應(yīng)一次查表需求，數(shù)據(jù)表存儲(chǔ)在由DDR4 SDRAM組成的存儲(chǔ)器中。工程師需綜合考慮各方面要求，進(jìn)行存儲(chǔ)器的選型。

以下是選型時(shí)最關(guān)鍵的兩個(gè)因素：

（1）產(chǎn)品對(duì)存儲(chǔ)器容量的要求。

一般由系統(tǒng)設(shè)計(jì)部門和軟件設(shè)計(jì)部門，根據(jù)產(chǎn)品需求，共同確定對(duì)存儲(chǔ)器容量的要求。本案例中的數(shù)據(jù)表將被復(fù)制到存儲(chǔ)器中，根據(jù)數(shù)據(jù)表的大小，可確定存儲(chǔ)器存儲(chǔ)容量。

（2）產(chǎn)品對(duì)存儲(chǔ)性能的要求。

存儲(chǔ)性能受DRAM數(shù)據(jù)傳輸速率、延時(shí)的影響。在項(xiàng)目前期，一般也是由系統(tǒng)設(shè)計(jì)部門與軟件設(shè)計(jì)部門共同確定存儲(chǔ)器需運(yùn)行的速率。本案例中，初步確定存儲(chǔ)系統(tǒng)由8Gb容量、速率2400Mbps的DDR4 SDRAM組成。

【討論】

以下從硬件設(shè)計(jì)的角度，重點(diǎn)分析如何細(xì)化存儲(chǔ)器的選型工作。

（1）確定存儲(chǔ)器的數(shù)據(jù)位寬。

滿足條件的DDR4有三種不同的數(shù)據(jù)位寬：4、8、16。數(shù)據(jù)位寬指一片DRAM芯片的數(shù)據(jù)信號(hào)線數(shù)目，例如，16位數(shù)據(jù)位寬的DRAM,其數(shù)據(jù)信號(hào)線為DQ[0:15]，共16根。

數(shù)據(jù)位寬越寬的型號(hào)，在和CPU接口時(shí)，需使用的芯片數(shù)量越少，電路設(shè)計(jì)越簡(jiǎn)單。但根據(jù)第4章分析可知，其延時(shí)也將越大，訪問(wèn)效率將受到一定影響。所以，在這一步，硬件工程師需結(jié)合產(chǎn)品要求進(jìn)行選型，且優(yōu)先考慮訪問(wèn)效率。

在本案例中，為討論簡(jiǎn)單起見(jiàn)，不考慮在有效數(shù)據(jù)段之間插入的閑置數(shù)據(jù)和編碼產(chǎn)生的冗余數(shù)據(jù)等，則在最壞情況下，每秒鐘需對(duì)存儲(chǔ)器進(jìn)行10Gb÷64b=156M次訪問(wèn)。根據(jù)表4.3，對(duì)8Gb容量存儲(chǔ)器，只有選擇8位數(shù)據(jù)或4位數(shù)據(jù)位寬的型號(hào)：才能滿足本案例對(duì)訪問(wèn)效率的要求。為便于設(shè)計(jì)簡(jiǎn)單，本案例選擇8位數(shù)據(jù)位寬的型號(hào)。

（2）確定CPU是否支持所選擇的存儲(chǔ)器。

在CPU手冊(cè)中找到以下描述：The supported DRAM chip data width is x8 and supportedDRAM chip densities of 4Gb，8Gb and 16Gb。其含義是，該CPU只支持8位數(shù)據(jù)位寬的DRAM，且DRAM芯片容量應(yīng)為4Gb、8Gb或16Gb。本案例所選擇的DRAM芯片滿足該要求。

（3）若選擇雙內(nèi)核(TwinDie)的DRAM芯片需注意的問(wèn)題。

在推出每一代芯片的大容量型號(hào)時(shí)，有時(shí)廠家會(huì)首先推出雙內(nèi)核版本的型號(hào)，以率先滿足客戶的需求。例如，一顆8Gb容量的芯片，片內(nèi)實(shí)際可能采用的是兩顆4Gb容量的內(nèi)核。

若使用了雙內(nèi)核芯片，需注意存在兩種情況：一種是該芯片為單Rank（SingleRank），另一種是該芯片為雙Rank（Dual Rank）。

單Rank的雙內(nèi)核芯片和普通的單內(nèi)核芯片的電路設(shè)計(jì)方式是相同的；雙Rank的芯片比普通單內(nèi)核芯片多一套CS_n、CKE、ODT控制信號(hào)線，如圖5.5的CS1#、CKE1、ODT1所示。在選型時(shí)，必須核對(duì)CPU是否支持這第二套控制信號(hào)線，若不支持，則無(wú)法使用這類芯片。

隨著技術(shù)的發(fā)展，對(duì)大容量的型號(hào)，廠家也會(huì)逐步停產(chǎn)雙內(nèi)核芯片，而改為推出大容量的單內(nèi)核芯片。所以，在研發(fā)階段，可以在原理圖及PCB設(shè)計(jì)上做好兼容性設(shè)計(jì)，調(diào)試階段采用雙內(nèi)核芯片，批量生產(chǎn)時(shí)，一旦廠家推出大容量單內(nèi)核芯片，則在BOM(物料清單)中做元器件替代即可。

另外，若選擇雙Rank的雙內(nèi)核芯片，在布線設(shè)計(jì)時(shí)，需注意使CS_n、CKE、ODT的走線長(zhǎng)度比其他地址控制信號(hào)線長(zhǎng)一些。原因在于，芯片內(nèi)部存在兩個(gè)內(nèi)核，因此對(duì)于這個(gè)芯片而言，地址控制信號(hào)實(shí)際上要接兩個(gè)負(fù)載，但CS_n、CKE、ODT這幾個(gè)信號(hào)，由于分成了兩組，所以對(duì)于芯片而言，每個(gè)信號(hào)實(shí)際上只接一個(gè)負(fù)載，負(fù)載數(shù)目比其他地址控制信號(hào)少，導(dǎo)致負(fù)載容性偏小，為了滿足等延時(shí)的要求，這幾個(gè)信號(hào)的走線長(zhǎng)度需比其他地址控制信號(hào)略長(zhǎng)一些。至于需增長(zhǎng)多少，可以利用芯片的IBIS模型結(jié)合封裝模型進(jìn)行仿真，也可以根據(jù)經(jīng)驗(yàn)粗略估計(jì)。如芯片模型中CKE的容性為0.35pF,則可以粗略估計(jì)對(duì)50Ω阻抗的信號(hào)線CKE,需增加長(zhǎng)度100mil左右。

（4）底層驅(qū)動(dòng)程序的參數(shù)設(shè)置需和芯片的選型一致。

一般而言，DRAM芯片的位寬、內(nèi)核數(shù)量、Bank地址/行地址/列地址數(shù)目等信息，對(duì)上層軟件是透明的，但需要在底層驅(qū)動(dòng)程序中正確地設(shè)置這些信息。所以，選型完成后，硬件工程師需將這些信息整理并提供給底層驅(qū)動(dòng)工程師，輔助他們完成這些參數(shù)的設(shè)置。

以上案例來(lái)自電路設(shè)計(jì)領(lǐng)域知名專家-王老師《高速電路設(shè)計(jì)進(jìn)階》著作內(nèi)容其一案例！