1，硬件工作環(huán)境

ADC：ADS52J90。FPGA：kintex7。供電：12V/4A 直流電源。該板卡最多外接32通道2Vpp模擬信號(hào)以及20路外部觸發(fā)信號(hào)。數(shù)據(jù)傳輸接口方式有千兆以太網(wǎng)接口、高速光纖接口以及低速USB串口。需要用到的工具為萬(wàn)用表、示波器、信號(hào)發(fā)生器。

圖1：硬件PCB

2，邏輯開發(fā)環(huán)境

Vivado2017.4(但也能夠兼容ise14.7)。

3，工作模式總結(jié)

小青菜哥哥開發(fā)該ADC的工作模式如下（注：該ADC在8通道模式下只支持LVDS模式下的10bit精度）：

3.1 LVDS模式

3.2 JESD204B模式（該ADC的JESD204B功能不支持8通道模式）

4，LVDS_16通道_10bit_100MSPS數(shù)據(jù)采集開發(fā)過(guò)程

本篇將介紹該款A(yù)DC的16通道/10bit/100MSPS工作模式下的開發(fā)過(guò)程。開發(fā)過(guò)程本人按步驟總結(jié)了以下6點(diǎn)：

1）熟悉LVDS模式下的16通道工作原理

2）對(duì)時(shí)鐘芯片編程，產(chǎn)生100MHz的ADC時(shí)鐘

3）配置該ADC的工作模式為L(zhǎng)VDS/16通道/10bit/100MSPS

4）開發(fā)FPGA端的ADC數(shù)據(jù)獲取邏輯

5）在線chipscope調(diào)試與測(cè)試

6）利用真實(shí)信號(hào)測(cè)試

4.1熟悉LVDS模式下的16通道工作原理

小青菜哥哥在決定開發(fā)這款A(yù)DC后，首先做的第一件事就是仔細(xì)研讀它的數(shù)據(jù)手冊(cè)。該ADC工作在16通道時(shí)，其信號(hào)輸入部分的采樣原理由下圖2詳細(xì)給出了說(shuō)明：

圖2：16通道信號(hào)輸入采樣

該芯片內(nèi)含16個(gè)AD轉(zhuǎn)換器，從上圖不難發(fā)現(xiàn)其工作在16通道模式時(shí)，每個(gè)AD轉(zhuǎn)換器負(fù)責(zé)處理一路輸入信號(hào)。并且該AD轉(zhuǎn)換比較特殊的一點(diǎn)就是：每個(gè)AD轉(zhuǎn)換內(nèi)部都分為奇采樣和偶采樣，這是其他ADC所沒(méi)有的，我想這么做的目的就是為了更好的實(shí)現(xiàn)每個(gè)AD可以處理2路輸入信號(hào)，從而利用16個(gè)AD轉(zhuǎn)換器就可以實(shí)現(xiàn)該芯片32通道的數(shù)據(jù)采集。該模式下的數(shù)據(jù)輸出結(jié)構(gòu)，在數(shù)據(jù)手冊(cè)中也詳細(xì)給出了，如下圖3所示：

圖3：16通道模式LVDS輸出結(jié)構(gòu)

我們可以看到，雖然一個(gè)ADC工作時(shí)分為奇數(shù)和偶數(shù)采樣，但最終輸出時(shí)已經(jīng)合二為一，一個(gè)通道的采樣數(shù)據(jù)最終通過(guò)一個(gè)AD輸出。該模式下，從模擬信號(hào)輸入到LVDS串行數(shù)據(jù)輸出之間詳細(xì)的映射關(guān)系如下表所示，屬于一一對(duì)應(yīng)：

4.2對(duì)時(shí)鐘芯片編程，產(chǎn)生100MHz的ADC時(shí)鐘

既然ADC工作在100MHz連續(xù)采樣下，因此FPGA的處理時(shí)鐘也應(yīng)該設(shè)計(jì)為100MHz。FPGA利用板載40MHz晶振，產(chǎn)生配置邏輯，對(duì)LMK04826時(shí)鐘芯片進(jìn)行編程配置，分別產(chǎn)生ADC采樣和FPGA系統(tǒng)100MHz時(shí)鐘。即有輸入時(shí)鐘fIN=100MHz，采樣時(shí)鐘fSAMP=100MHz,轉(zhuǎn)換時(shí)鐘fc=100MHz,幀時(shí)鐘fFCLK=100MHz,位時(shí)鐘fbitclk=5*fFCLK=500MHz.

4.3配置該ADC的工作模式為L(zhǎng)VDS/16通道/10bit/100MSPS

該ADC芯片可以工作在多種模式下，其默認(rèn)的工作模式可能不是我們所需要的模式。因此需要通過(guò)SPI配置該ADC，配置數(shù)據(jù)和地址應(yīng)該嚴(yán)格按照數(shù)據(jù)手冊(cè)給出的值確定。該ADC芯片功能很豐富，因此配置寄存器數(shù)量比較多，有一些寄存器不需要配置，保持默認(rèn)值即可。我們需要做的就是了解每個(gè)配置寄存器的功能，選擇需要的寄存器配置，這里需要花費(fèi)大量的時(shí)間和精力。該款A(yù)DC配置的方面的內(nèi)容在以前的文章已詳細(xì)說(shuō)明，這里略過(guò)。

4.4開發(fā)FPGA端的ADC數(shù)據(jù)獲取邏輯

對(duì)于該款A(yù)DC的FPGA數(shù)據(jù)獲取邏輯思路很清晰，其實(shí)就是高速源同步數(shù)據(jù)的獲取，只需要利用FPGA自帶的底層硬件資源ISERDES即可實(shí)現(xiàn)。ISERDES就是FPGA自帶的高速串并轉(zhuǎn)換模塊，其具體定義和功能，小青菜哥哥在以前的文章中已專門說(shuō)過(guò)。該數(shù)據(jù)采集模塊功能圖如圖4所示：

圖4：數(shù)據(jù)采集模塊框圖

下面分別介紹各個(gè)主要模塊的功能：

1,DCLK模塊

DCK模塊的功能就是通過(guò)idelayISERDESBUFIOBUFR產(chǎn)生bitclk和clkdiv，使得bitclk的相位和位時(shí)鐘dclk的相位對(duì)齊。其內(nèi)部功能框圖如圖5所示：

圖5：dlck

具體過(guò)程就是：首先控制模塊控制Idelay延遲模塊，使得dclk產(chǎn)生一定的延遲量。Idelay的輸出再經(jīng)過(guò)BUFIO和BUFR，進(jìn)一步產(chǎn)生固定延遲，得到bitclk和clkdiv。Dclk同時(shí)還進(jìn)入ISERDES模塊進(jìn)行串行轉(zhuǎn)換，其時(shí)鐘就為bitclk。控制模塊一直監(jiān)視iserdes的并行數(shù)據(jù)輸出。隨著idelay延遲量的改變，iserdes的輸出也一直在變。當(dāng)發(fā)現(xiàn)iserdes的輸出為既有0又有1的狀態(tài)時(shí)，說(shuō)明bitclk和dclk相位對(duì)齊了。之后bitclk就可以作為fclk和data的數(shù)據(jù)采集時(shí)鐘了。

2,FCLK模塊

Dclk模塊功能完成之后，只能保證采集到的數(shù)據(jù)的每一位都是對(duì)的，但并不知道一個(gè)10bit數(shù)據(jù)的首尾在哪，fclk模塊就是用來(lái)尋找并行數(shù)據(jù)的正確起始與結(jié)束位置，因此業(yè)界也稱fclk為幀時(shí)鐘，但它并不是用作時(shí)鐘，只用來(lái)判斷data數(shù)據(jù)的位置。通過(guò)圖3給出的LVDS輸出時(shí)序圖，不難發(fā)現(xiàn)：fclk進(jìn)入iserdes進(jìn)行串并轉(zhuǎn)換后，如果輸出的10bit數(shù)據(jù)為1111100000，說(shuō)明找到了正確的字符邊界，在此狀態(tài)下去取data從iserdes輸出的并行10bit數(shù)據(jù)即可，如圖6所示：

圖6：fclk

fclk工作的原理就是通過(guò)bitslip不斷的調(diào)節(jié)iserdes的輸出，當(dāng)輸出為1111100000時(shí)，該模塊功能完成，bitslip的用法在iserdes的說(shuō)明里很詳細(xì)，前面的文章也具體介紹過(guò)~。

3,Data模塊&數(shù)據(jù)輸出模塊

Dclk和fclk的功能完成后，該模塊就只需要取數(shù)就就行了，不需要任何控制操作。然后將取到的數(shù)通過(guò)fifo同步到系統(tǒng)時(shí)鐘域進(jìn)行后續(xù)的處理，如圖7所示：

圖7：data

Fifo1的寫入時(shí)鐘為100MHz,用100MHz的系統(tǒng)時(shí)鐘讀這個(gè)fifo，讀出的數(shù)據(jù)即為100MSPS采樣率的全局時(shí)鐘域下的模擬輸入波形。由于所有的時(shí)鐘都同源產(chǎn)生于LMK04826，所以不用擔(dān)心fifo的空滿問(wèn)題，只需要不斷讀就可以~

4.5在線chipscope調(diào)試與測(cè)試

按照上面的思路和功能模塊編寫好代碼，并利用chipscope觀察輸出信號(hào)。首先將ADC配置成ramp測(cè)試模式，即測(cè)試?yán)奂訑?shù)據(jù)(0~1023)會(huì)取代正常采樣數(shù)據(jù)，測(cè)試的波形如下圖9，10所示?？梢钥吹紽PGA接收到的測(cè)試數(shù)據(jù)無(wú)誤。

圖8：ramp測(cè)試總體

圖9：ramp測(cè)試細(xì)節(jié)

4.6利用真實(shí)信號(hào)測(cè)試采集功能

接下來(lái)，將ADC配置成正常采集模式，利用外接的信號(hào)發(fā)生器，F(xiàn)PGA獲取到的100MHz采樣波形如圖10，11 ，12所示：

圖10：chipscope抓取正弦波形

圖11：chipscope正弦詳細(xì)波形

圖12：信號(hào)發(fā)生器輸出波形

可以看到，信號(hào)發(fā)生器給的正弦波形頻率為5MHz(200ns)，而chipscope抓取的正弦波形一個(gè)周期為20個(gè)點(diǎn)，chipscope的觀察時(shí)鐘為100MHz (10ns)，信號(hào)發(fā)生器給出的波形和數(shù)據(jù)采集后波形完全一致。